特許

J-GLOBAL ID：200903059815124286

不揮発性半導体記憶装置

発明者： 森 誠一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平7-176968
公開番号（公開出願番号）：特開平9-027560
出願日： 1995年07月13日
公開日（公表日）： 1997年01月28日
要約：

【要約】【構成】 本発明の半導体記憶装置は、消去時において、第2導電型の第1の不純物領域と第1導電型の第2の不純物領域との2重ウェル構造を有し、第2の不純物領域中に形成されたメモリセルの、ソースもしくはドレインと第2の不純物領域との電位差を0Vより大きく2.5V以下とすることにより、バンド間トンネル電流を削減することを特徴とする。【効果】 本発明を用いることにより、昇圧回路に要求される電流駆動能力を下げることができると同時にバンド間トンネル電流によって発生する酸化膜中の電荷トラップ量も削減する事ができ、メモリセルの信頼性も向上させることができる。

請求項（抜粋）：

第1導電型の半導体基板と、前記半導体基板の表面に形成された第2導電型の第1の不純物領域と、前記第2導電型の第1の不純物領域に形成された第1導電型の第2の不純物領域と、前記第1導電型の第2の不純物領域の表面に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートと、前記第1導電型の第2の不純物領域に形成された第2導電型のソース・ドレイン領域と、前記浮遊ゲートの電荷を放出させる場合、半導体基板を接地し、前記ソースまたはドレイン領域と前記第1導電型の第2の不純物領域に対し、それら各領域間の電位差が0Vより大きく2.5V以下となる様に電圧を供給する手段とを具備したことを特徴とする不揮発性半導体記憶装置。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/06 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  G11C 17/00 530 D ,  H01L 27/10 434

引用特許：

審査官引用 (4件)

• 不揮発性半導体装置
  公報種別：公開公報   出願番号：特願平4-149528   出願人：セイコーエプソン株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-023936   出願人：富士通株式会社
• 不揮発性半導体記憶装置、半導体装置及びMOSトランジスタ
  公報種別：公開公報   出願番号：特願平5-057380   出願人：富士通株式会社
• 特開平3-283654