特許

J-GLOBAL ID：200903059642622803

半導体集積回路及び半導体記憶装置

発明者： 安 部 孝 子 ,  中 村 健 一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-033610
公開番号（公開出願番号）：特開平10-228779
出願日： 1997年02月18日
公開日（公表日）： 1998年08月25日
要約：

【要約】【課題】 従来は、TSとTHとは相互に依存する関係にあり、それぞれを独立して調整することができなかった。【解決手段】 入力信号をTS用遅延時間遅らせて第1の入力信号を出力するTS用遅延回路23、入力信号をTH用遅延時間遅らせて第2の入力信号を出力するTH用遅延回路22、第1、第2の入力信号とクロック21とを与えられ、クロック21が第1のレベルにあるときは第1の入力信号を出力し、第2のレベルにあるときは第2の入力信号を出力する遅延時間切換回路24を備え、TS用遅延時間とTH用遅延時間とは相互に独立して設定されることを特徴とする。

請求項（抜粋）：

入力信号を与えられ、第1の遅延時間遅延させて第1の入力信号として出力する第1の遅延回路と、前記入力信号を与えられ、第2の遅延時間遅延させて第2の入力信号として出力する第2の遅延回路と、前記第1の入力信号と、前記第2の入力信号と、外部から第1のクロックとを与えられ、前記第1のクロックが第1のレベルにあるときは前記第1の入力信号を出力し、前記第1のクロックが第2のレベルにあるときは前記第2の入力信号を出力する遅延時間切換回路と、を備え、前記第1の遅延時間と前記第2の遅延時間とは相互に独立して設定されることを特徴とする半導体集積回路。

IPC (6件)：

G11C 11/417 ,  G11C 11/413 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8244 ,  H01L 27/11

FI (4件)：

G11C 11/34 305 ,  G11C 11/34 J ,  H01L 27/04 C ,  H01L 27/10 381

引用特許：

審査官引用 (5件)

• 特開平1-261914
  
• 論理データ入力ラッチ回路
  公報種別：公開公報   出願番号：特願平6-165813   出願人：日本電気株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-273616   出願人：日本電気株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平8-161710   出願人：三菱電機株式会社
• 特開平1-261914