特許
J-GLOBAL ID：200903059679223879

半導体装置の製造方法

発明者：
樋口 実

樋口 実 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 宮越 典明
公報種別：公開公報
出願番号（国際出願番号）：特願平10-357989
公開番号（公開出願番号）：特開2000-183294
出願日： 1998年12月16日
公開日（公表日）： 2000年06月30日
要約：
【要約】 半導体装置の製造工程で生じていた素子領域周辺の窪みの深さを抑制する。【課題】 素子領域周辺に生じていた窪みの深さを抑制する。【解決手段】 初期工程は、半導体基板上に複数の溝を掘り、シリコン酸化膜を埋め込むことにより複数の素子分離領域を形成した後、半導体基板上面全体にシリコン酸化膜を形成し、引き続きイオン注入法によるウェル領域の形成を行う。第1のゲート酸化膜形成工程は、複数の素子領域を2分した一方である第1素子領域上のみのシリコン酸化膜を正確な制御下で選択的にエッチングした後、第1の所定厚さを有する第1ゲート酸化膜を形成する。第2のゲート酸化膜形成工程は、複数の素子領域を2分した他方である第2の素子領域上のみのシリコン酸化膜を正確な制御下で選択的にエッチングした後、第2の所定厚さを有する第2のゲート酸化膜を形成する。仕上げ工程は、半導体を完成させるに必要なその後の工程を実施する。
請求項（抜粋）：
半導体基板上に絶縁膜の溝で素子が分離された複数の素子領域を備え、かつ前記半導体基板上に複数の厚さのゲート酸化膜を有する半導体装置の製造方法において、前記素子領域周辺に生じる窪みの深さを抑制するために、前記ゲート酸化膜を形成する領域のみ、選択的に基板を露出する条件とすることを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 27/08 331 ,  H01L 21/3065 ,  H01L 21/76 ,  H01L 21/8234 ,  H01L 27/088
FI (4件)：
H01L 27/08 331 A ,  H01L 21/302 J ,  H01L 21/76 L ,  H01L 27/08 102 C
Fターム (16件)：
5F004AA11 ,  5F004DB03 ,  5F004EA01 ,  5F004EB03 ,  5F032AA35 ,  5F032BA02 ,  5F032BA03 ,  5F032BA06 ,  5F032CA03 ,  5F032DA25 ,  5F048AA04 ,  5F048AA07 ,  5F048AC03 ,  5F048BB16 ,  5F048BE03 ,  5F048BG14
引用特許：
出願人引用 (3件) 審査官引用 (3件)

前のページに戻る

TOP

BOTTOM