特許
J-GLOBAL ID：200903059849440446

半導体装置及びその製造方法

発明者：
末代 知子

末代 知子 について

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服部 秀隆

服部 秀隆 について

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中川 明夫

中川 明夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-297698
公開番号（公開出願番号）：特開2002-110985
出願日： 2000年09月28日
公開日（公表日）： 2002年04月12日
要約：
【要約】【課題】 ターンオフ特性とターンオン特性のトレードオフを改善する。【解決手段】 半導体基板11の一面側には、N型バッファ層12及びP型コレクタ層10が形成される。P型コレクタ層10は、いわゆる低注入エミッタ構造を実現するために、低ドーズ量で、かつ、浅く設定される。耐圧は、N型ドリフト層13の厚さにより確保する。半導体基板11の他面側には、P型ベース層14、N型エミッタ層15及びP型コンタクト層16が形成される。N型低抵抗層17は、ジャンクションFET効果を低減する。エミッタ電極18は、N型エミッタ層15及びP型コンタクト層16にコンタクトし、コレクタ電極21は、P型コレクタ層10にコンタクトする。ゲート電極20は、P型ベース層14の表面部のチャネル領域上のゲート絶縁膜19A上に形成される。
請求項（抜粋）：
第1導電型の第1ベース層と、前記第1ベース層の一面側に形成される第2導電型のコレクタ層と、前記第1ベース層と前記コレクタ層との間に形成される第1導電型のバッファ層と、前記第1ベース層の他面側に選択的に形成される第2導電型の第2ベース層と、前記第2ベース層内に形成される第1導電型のエミッタ層と、前記エミッタ層と前記第1ベース層の間に位置する前記第2ベース層の第1表面領域上に形成されるゲート電極とを具備し、前記第1ベース層は、半導体基板から構成され、前記コレクタ層、前記第2ベース層及び前記エミッタ層は、それぞれ前記半導体基板内の拡散層から構成され、前記コレクタ層の拡散深さは、1μm以下に設定されていることを特徴とする半導体装置。
IPC (8件)：
H01L 29/78 655 ,  H01L 29/78 ,  H01L 29/78 652 ,  H01L 29/78 656 ,  H01L 21/8234 ,  H01L 27/06 ,  H01L 21/331 ,  H01L 29/73
FI (11件)：
H01L 29/78 655 C ,  H01L 29/78 655 A ,  H01L 29/78 655 F ,  H01L 29/78 652 E ,  H01L 29/78 652 H ,  H01L 29/78 652 K ,  H01L 29/78 652 M ,  H01L 29/78 656 B ,  H01L 27/06 102 A ,  H01L 29/72 ,  H01L 29/78 301 J
Fターム (21件)：
5F003BJ96 ,  5F003BP21 ,  5F040DA01 ,  5F040DA20 ,  5F040DB01 ,  5F040DC01 ,  5F040EB14 ,  5F048AA09 ,  5F048AB10 ,  5F048AC03 ,  5F048AC06 ,  5F048AC07 ,  5F048BA01 ,  5F048BA02 ,  5F048BB05 ,  5F048BB16 ,  5F048BG12 ,  5F048CA02 ,  5F048CA03 ,  5F048CA04 ,  5F048CA06
引用特許：
審査官引用 (4件)
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