特許
J-GLOBAL ID：200903059942828020
メモリアクセス制御装置および方法
発明者：
出願人/特許権者：
代理人 (1件)：
澤田 俊夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-001967
公開番号（公開出願番号）：特開平11-203462
出願日： 1998年01月08日
公開日（公表日）： 1999年07月30日
要約：
【要約】【課題】 バッファメモリの容量、メモリバス幅、半導体集積回路の入出力ピン数の増大および動作周波数の高速化を抑えて、効率の良いメモリシステムを実現する。【解決手段】 消費速度比較回路(16)は、リードバッファA2(7)とリードバッファB2(8)内のデータの消費速度を計測し、それらが基準値を越えていたかどうかをメモリ・アクセス調停回路(17)に知らせる。メモリ・アクセス調停回路(17)は、各バッファからのメモリ・アクセス・リクエストと消費速度比較回路(16)の出力する結果とに基づいてメモリアクセスの調停を行う。メモリ・コントローラ(18)は、調停されたメモリ・アクセスに対応して、各リード/ライトバッファとメモリ・バッファ(20)との間でデータの転送を行う。
請求項（抜粋）：
1つのメモリに対して複数のアクセス要求元からのアクセスを制御するメモリアクセス制御装置において、符号化されたデータを上記メモリに記憶させる第1のアクセス要求元と、上記メモリに記憶された上記符号化されたデータを読み出す第2のアクセス要求元と、読み出された上記符号化されたデータを復号する復号手段と、上記メモリと復号手段との間に設けられ、上記符号化されたデータを一時的に記憶するバッファ手段と、上記バッファ手段内のデータの消費速度を計測し、予め決められた基準値と比較する消費速度比較手段と、上記消費速度比較手段の比較出力により、上記アクセス要求元のメモリアクセスの調停を行うメモリアクセス調停手段と、調停された上記アクセス要求元のアクセス・リクエストに基づきデータの書き込み・読み出しを行うメモリ・コントローラとを有することを特徴とするメモリアクセス制御装置。
IPC (5件)：
G06T 1/60
, G06F 3/06 301
, G09G 5/00 555
, G09G 5/00
, H04N 1/41
G06F 15/64 450 F
, G06F 3/06 301 S
, G09G 5/00 555 A
, G09G 5/00 555 W
, H04N 1/41 B
