特許
J-GLOBAL ID：200903059990662193

半導体装置およびその製造方法

発明者：
安 達 甘 奈

安 達 甘 奈 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 吉武 賢次 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-384184
公開番号（公開出願番号）：特開2003-188373
出願日： 2001年12月18日
公開日（公表日）： 2003年07月04日
要約：
【要約】【課題】 微細化してもpチャネルMOSFETの駆動力が低下するのを抑制することを可能にする。【解決手段】 n型のシリコン半導体領域2上に形成されるゲート絶縁膜6aと、このゲート絶縁膜上に形成されるゲート電極8aと、このゲート電極直下の半導体領域に形成されるチャネル領域と、このチャネル領域の両側の半導体領域に形成されるp型のソースおよびドレイン領域20aと、チャネル領域とソースおよびドレイン領域との間の半導体領域に形成されソースおよびドレイン領域よりも不純物の濃度が低いp型の拡散層領域16a,16bと、拡散層領域内の表面近傍に形成される第1不純物領域14と、p型の拡散層領域の一部とソースおよびドレイン領域内の表面近傍に第1不純物領域よりも深く形成される第2不純物領域12と、を備え、第1および第2不純物領域は、ゲルマニウム、シリコン、ガリウム、インジウムの内の1つを不純物として含む。
請求項（抜粋）：
n型のシリコン半導体領域上に形成されるゲート絶縁膜と、このゲート絶縁膜上に形成されるゲート電極と、このゲート電極直下の前記半導体領域に形成されるチャネル領域と、このチャネル領域の両側の前記半導体領域に形成されるp型のソースおよびドレイン領域と、前記チャネル領域と前記ソースおよびドレイン領域との間の前記半導体領域に形成され前記ソースおよびドレイン領域よりも不純物の濃度が低いp型の拡散層領域と、前記拡散層領域内の表面近傍に形成される第1不純物領域と、前記p型の拡散層領域の一部と前記ソースおよびドレイン領域内の表面近傍に前記第1不純物領域よりも深く形成される第2不純物領域と、を備え、前記第1および第2不純物領域は、ゲルマニウム、シリコン、ガリウム、インジウムの内の1つを不純物として含むことを特徴とする半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 21/265 604
FI (2件)：
H01L 21/265 604 G ,  H01L 29/78 301 S
Fターム (24件)：
5F140AA21 ,  5F140AA30 ,  5F140AC01 ,  5F140BA01 ,  5F140BF01 ,  5F140BF04 ,  5F140BG08 ,  5F140BG12 ,  5F140BG14 ,  5F140BG38 ,  5F140BG52 ,  5F140BG53 ,  5F140BG54 ,  5F140BH05 ,  5F140BH14 ,  5F140BH22 ,  5F140BK02 ,  5F140BK03 ,  5F140BK10 ,  5F140BK13 ,  5F140BK20 ,  5F140BK21 ,  5F140CB01 ,  5F140CF07
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM