特許
J-GLOBAL ID：200903060442397277

半導体装置

発明者：
渡邉 ひと美

渡邉 ひと美 について


出願人/特許権者：
セイコーインスツルメンツ株式会社

セイコーインスツルメンツ株式会社 について


代理人 (1件)： 林 敬之助
公報種別：公開公報
出願番号（国際出願番号）：特願平11-119865
公開番号（公開出願番号）：特開2000-311957
出願日： 1999年04月27日
公開日（公表日）： 2000年11月07日
要約：
【要約】【課題】 1層の多結晶シリコンを用いたEEPROMセルにおいて、セル特性を損なう事なくメモリセル面積を縮小する。【解決手段】 セレクトゲートトランジスタのチャネル4の方向とセルトランジスタのチャネル9の方向とが互いに垂直に成るよう配置し、多結晶シリコンによるセレクトゲート電極6と不純物拡散層13によるコントロールゲート配線を平行に配置し、セルソース配線がコンタクト11を介したメタル配線により成る構造とする事で、コントロールゲート配線上の寄生トランジスタを無くし、効率良いセル面積の縮小が可能となる。
請求項（抜粋）：
少なくとも記憶情報を書き込み消去できるセルトランジスタと、前記セルトランジスタを動作選択するセレクトゲートトランジスタとを有する半導体装置において、前記セルトランジスタのチャネル方向と、前記セレクトゲートトランジスタのチャネル方向とが垂直になる構造を特徴とする半導体装置。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (20件)：
5F001AA21 ,  5F001AA25 ,  5F001AA61 ,  5F001AB06 ,  5F001AC02 ,  5F001AD12 ,  5F001AD41 ,  5F001AD51 ,  5F001AD52 ,  5F083EP14 ,  5F083EP22 ,  5F083EP33 ,  5F083EP42 ,  5F083ER03 ,  5F083ER05 ,  5F083ER14 ,  5F083ER15 ,  5F083GA09 ,  5F083KA01 ,  5F083KA05
引用特許：
審査官引用 (3件)

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