特許
J-GLOBAL ID：200903060463360187

半導体装置及びその製造方法

発明者：
エム・ビー・アナンド

エム・ビー・アナンド について

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山田 雅基

山田 雅基 について

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柴田 英毅

柴田 英毅 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-099529
公開番号（公開出願番号）：特開平9-237831
出願日： 1996年03月29日
公開日（公表日）： 1997年09月09日
要約：
【要約】【課題】 配線間の容量を低減し、LSIの性能の向上を図る。【解決手段】 絶縁層25上には、MOSトランジスタのソ-ス・ドレイン領域24a,24bに接続される配線W1が形成される。配線W1は、銅などの金属28a,28bと、金属28a,28bの表面を覆うバリア層27a,27bとから構成される。配線W1上には、絶縁層29,30,32が形成される。配線W1間は、空洞31になっている。空洞31内には、酸素及び二酸化炭素の混合ガス、又は空気が満たされている。絶縁層32上には、配線W2が形成される。配線W2間も、配線W1間と同様に、空洞38になっている。空洞38内には、酸素及び二酸化炭素の混合ガス、又は空気が満たされている。
請求項（抜粋）：
半導体基板と、前記半導体基板上に形成される第1の絶縁層と、前記第1の絶縁層上に形成される複数の第1の配線と、前記複数の第1の配線の間が完全に空洞になるように前記複数の第1の配線上に形成される第2の絶縁層と、前記第2の絶縁層上に形成される複数の第2の配線と、前記第2の絶縁層に形成されたビアホ-ルに埋め込まれ、前記複数の第1の配線と前記複数の第2の配線を接続する第2の導電層と、前記複数の第2の配線の間が完全に空洞になるように前記複数の第2の配線上に形成される第3の絶縁層とを具備することを特徴とする半導体装置。
引用特許：
出願人引用 (7件)
全件表示
審査官引用 (3件)

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