特許
J-GLOBAL ID：200903060641098068
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-038958
公開番号（公開出願番号）：特開平11-163294
出願日： 1998年02月20日
公開日（公表日）： 1999年06月18日
要約：
【要約】【課題】 リーク電流の低減、電気的短絡の抑制および高速動作が図られるとともに、容易に各コンタクトホールが形成される半導体装置とその製造方法を提供する。【解決手段】 メモリセル領域1aのストレージノードコンタクトホール19a、19b内にポリシリコン膜20b、チタンシリサイド24b、窒化チタン23b、27aが形成され、ビット線コンタクトホール18a内にポリシリコン膜20a、チタンシリサイド24a、窒化チタン23aが形成されている。周辺回路領域1bにおいて、シリコン酸化膜17に周辺回路コンタクトホール21a〜21dが形成され、層間絶縁膜29およびシリコン酸化膜26に、周辺回路コンタクトホール31a〜31dが形成されている。
請求項（抜粋）：
主表面を有する半導体基板と、前記半導体基板の主表面に形成された第1領域と、前記第1領域の表面に形成された第1不純物領域と、前記第1不純物領域の表面上に形成された第1導電層と、前記第1導電層上に形成された第2導電層と、前記第2導電層上に形成された第3導電層と、前記第1〜第3導電層を囲むように、前記半導体基板上に形成された第1絶縁層と、前記第1絶縁層上に形成され、前記第3導電層と電気的に接続される第1導電領域とを備え、前記第1導電層はシリコンを含み、前記第2導電層はシリコンと所定の金属との化合物を含み、前記第3導電層は、所定の前記金属または前記金属の化合物を含む、半導体装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 B
, H01L 27/10 621 B
