特許
J-GLOBAL ID：200903060661277872
スタック型半導体パッケージ
発明者：
,
出願人/特許権者：
代理人 (3件)：
三枝 英二
, 掛樋 悠路
, 松本 公雄
公報種別：公開公報
出願番号（国際出願番号）：特願2006-335334
公開番号（公開出願番号）：特開2007-266572
出願日： 2006年12月13日
公開日（公表日）： 2007年10月11日
要約：
【課題】製造費用及び不良発生率を抑え、小型化を実現したスタック型半導体パッケージを提供する。【解決手段】回路パターン3、13を有する基板2、20上に半導体チップ1、11が取り付けられた構造を有し、側面に複数の貫通ビアが形成され、互いに積層された少なくとも2つの半導体パッケージ10、20と、積層された半導体パッケージ10、20の、重なるように配置された複数の前記貫通ビアに取り付けられて、半導体パッケージ10、20間を電気的に接続する複数の電気的接続部材50と、最も下側の半導体パッケージ10の基板2の下部表面に形成されたソルダボール30とを備え、一方の半導体パッケージ10の各々の前記貫通ビアが、積層された他方の半導体パッケージ20の対応する前記貫通ビアに整列され、積層された半導体パッケージ10、20の側面に連続した貫通ビアを形成する。【選択図】図2
請求項（抜粋）：
回路パターンを有する基板上に半導体チップが取り付けられた構造を有し、側面に複数の貫通ビア(through-via)が形成され、互いに積層された少なくとも2つの半導体パッケージと、
積層された前記半導体パッケージの、重なるように配置された複数の前記貫通ビアに取り付けられて、前記半導体パッケージ間を電気的に接続する複数の電気的接続部材と、
最も下側の前記半導体パッケージの基板の下部表面に形成されたソルダボールと
を備え、
一方の半導体パッケージの各々の前記貫通ビアが、積層された他方の半導体パッケージの対応する前記貫通ビアに整列され、積層された前記半導体パッケージの側面に連続した貫通ビアを形成することを特徴とするスタック型半導体パッケージ。
IPC (3件)：
H01L 25/10
, H01L 25/11
, H01L 25/18
出願人引用 (5件)
全件表示
審査官引用 (5件)
全件表示
前のページに戻る
