特許
J-GLOBAL ID：200903079114497682
半導体装置、半導体モジュール、電子機器、半導体装置の製造方法および半導体モジュールの製造方法
発明者：
出願人/特許権者：
代理人 (3件)：
森 哲也
, 内藤 嘉昭
, 崔 秀▲てつ▼
公報種別：公開公報
出願番号（国際出願番号）：特願2003-007770
公開番号（公開出願番号）：特開2004-221372
出願日： 2003年01月16日
公開日（公表日）： 2004年08月05日
要約：
【課題】チップサイズの拡大を抑制しつつ、層間接続の信頼性を向上させる。【解決手段】半導体基板1a〜1cのスクライブラインSLの位置に溝4a〜4cを設け、半導体基板1a〜1cを積層した後、半導体基板1a〜1cの切断面に設けられた溝4a〜4c内に導電材料11を充填する。【選択図】 図4
請求項（抜粋）：
半導体チップの主面上に形成された配線層と、
前記配線層に接続され、前記半導体チップの側壁に形成された層間接続用導電層とを備えることを特徴とする半導体装置。
IPC (4件)：
H01L25/065
, H01L23/12
, H01L25/07
, H01L25/18
H01L25/08 Z
, H01L23/12 L
