特許

J-GLOBAL ID：200903060706810321

遅延回路

発明者： 丹沢 徹
出願人/特許権者： 株式会社東芝
代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2001-171127
公開番号（公開出願番号）：特開2002-368589
出願日： 2001年06月06日
公開日（公表日）： 2002年12月20日
要約：

【要約】【課題】電源電圧の変動による遅延時間の変動が小さく、しかもトランジスタの非動作時のオフリーク電流が流れず消費電力の小さい遅延回路を提供する【解決手段】低しきい電圧を有するCMOSインバータ6の電源側又は接地側に、このCMOSインバータ6への電源電圧の供給をスイッチングするためのスイッチング用トランジスタ回路11,12を設ける。前記出力信号outと入力信号inの一致状態に基づき、スイッチング用トランジスタ回路11,12のON、OFFを制御する。

請求項（抜粋）：

入力信号を所定時間遅延させた出力信号を出力する遅延回路において、前記入力信号を入力させ遅延信号を出力する遅延部と、pMOSトランジスタとnMOSトランジスタを備えて構成されるとともに前記遅延信号を入力させ反転信号を出力するCMOSインバータと、前記CMOSインバータの前記pMOSトランジスタ側又は前記nMOSトランジスタ側の少なくとも一方に配置され、前記CMOSインバータへの電源電圧又は基準電圧の供給をスイッチングするスイッチング用トランジスタと、前記出力信号の変化に基づき前記スイッチング用トランジスタを制御する制御部とを備え、前記pMOSトランジスタ又は前記nMOSトランジスタの少なくとも一方は、前記スイッチング用トランジスタのしきい電圧よりも小さい低しきい電圧を有する低しきい電圧トランジスタとされていることを特徴とする遅延回路。

IPC (3件)：

H03K 5/13 ,  H03H 11/26 ,  H03K 19/0944

FI (3件)：

H03K 5/13 ,  H03H 11/26 B ,  H03K 19/094 A

Fターム (25件)：

5J001AA04 ,  5J001BB00 ,  5J001BB02 ,  5J001BB10 ,  5J001BB11 ,  5J001BB12 ,  5J001CC03 ,  5J001DD03 ,  5J056AA16 ,  5J056AA26 ,  5J056BB40 ,  5J056CC05 ,  5J056CC14 ,  5J056DD13 ,  5J056DD40 ,  5J056DD51 ,  5J056EE11 ,  5J056FF08 ,  5J056GG08 ,  5J056KK01 ,  5J056KK03 ,  5J098AA03 ,  5J098AA11 ,  5J098AA14 ,  5J098AD24

引用特許：

審査官引用 (3件)

• 遅延回路
  公報種別：公開公報   出願番号：特願平9-306091   出願人：日本電気アイシーマイコンシステム株式会社
• 半導体回路
  公報種別：公開公報   出願番号：特願2000-147447   出願人：株式会社日立製作所
• 半導体ゲート回路
  公報種別：公開公報   出願番号：特願平9-203132   出願人：三菱電機株式会社