特許
J-GLOBAL ID：200903060726515660
ダイナミック型半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-203259
公開番号（公開出願番号）：特開平11-054722
出願日： 1997年07月29日
公開日（公表日）： 1999年02月26日
要約：
【要約】【課題】チップ内に配置されるバンクの数がメモリセルアレイの分割数より多くなった場合、チップサイズの増大を抑えることが困難であった。【解決手段】ローデコーダ、ワード線駆動回路デコーダ、センスアンプデコーダ、イコライズ信号デコーダをチップ11中央のデコーダ部RDC0、RDC1に集中して配置し、これらデコーダ部RDC0、RDC1を各バンクBK0 〜BK7 で共有している。各バンクBK0 〜BK7 のメモリセルブロックMBLKの相互間には共有センスアンプSS/Aが配置され、各バンクBK0 〜BK7 にはそれぞれリダンダンシセルアレイR /D が配置されている。
請求項（抜粋）：
複数のバンクを有し、半導体チップ内に前記バンクの並び方向に配置された複数のセルアレイと、前記各セルアレイの相互間に配置され、ローアドレスに応じて前記各バンク内のワード線を選択するための選択信号を出力する前記各バンクで共有されるデコーダ部と、前記各バンク相互間に配置され、バンク活性化信号に応じて前記デコーダ部から出力される選択信号をラッチするラッチ回路と、前記各バンク相互間に配置され、前記ラッチ回路にラッチされた選択信号に応じて各バンク内のワード線を駆動するワード線駆動回路とを具備することを特徴とするダイナミック型半導体記憶装置。
IPC (5件)：
H01L 27/108
, H01L 21/8242
, G11C 11/407
, G11C 11/401
, G11C 29/00 603
H01L 27/10 681 E
, G11C 29/00 603 H
, G11C 11/34 354 D
, G11C 11/34 362 H
, G11C 11/34 362 S
, G11C 11/34 371 D
