特許
J-GLOBAL ID：200903085378101000
記憶装置及びセンスアンプ制御装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-093676
公開番号（公開出願番号）：特開平10-289575
出願日： 1997年04月11日
公開日（公表日）： 1998年10月27日
要約：
【要約】【課題】 回路面積が小さくとも効率的に利用できる記憶装置を提供する。【解決手段】 バンクBANK0,BANK1にまたがるグローバルワード線GWL1本に対して、ロウ方向において複数のメインワード線MWLが各々バンクラッチBLを介して接続されている。まず、イネーブル信号BLE及びグローバルワード線GWLを選択的に活性化することによって1つのバンクラッチBLを選択し、メインワード線MWLを選択的に活性化する。この状態は、イネーブル信号BLEを非活性化した後にもバンクラッチBLによって保持される。次に他のイネーブル信号BLEを活性化し、他のメインワード線MWLを選択的に活性化する。メインワード線MWLに接続されているサブデコーダSDは互いに独立に選択され、ワード線WLが各々のバンクBANK毎に独立に活性化される。
請求項（抜粋）：
ロウデコーダに入力されるロウアドレスに応じて選択される第1段のワード線と、前記第1段のワード線に共通に接続されており、互いに独立に機能する複数のラッチ手段と、前記複数のラッチ手段各々に接続され互いに独立に活性化される第2段のワード線と、前記第2段のワード線に接続されているサブデコーダによって選択的に活性化される第3段のワード線とが備えられている、記憶装置。
IPC (5件)：
G11C 11/407
, G11C 11/41
, G11C 11/401
, H01L 27/108
, H01L 21/8242
G11C 11/34 354 D
, G11C 11/34 301 E
, G11C 11/34 362 H
, H01L 27/10 681 A
