特許

J-GLOBAL ID：200903061003491930

半導体メモリセル及び半導体メモリ装置並びに関連方法

発明者： 鄭 勝 豪
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2002-130139
公開番号（公開出願番号）：特開2002-352588
出願日： 2002年05月01日
公開日（公表日）： 2002年12月06日
要約：

【要約】【課題】 消費電力及び読出し時間を最小化する半導体メモリセルの提供。【解決手段】 半導体メモリセルは、ラッチ回路、第1記録回路及び読出し回路を具備する。ラッチ回路は、外部から印加された所定の電圧を維持しつつ、互いに反対の電圧準位を持つ第1ノード及び第2ノードを含む。第1記録回路は、記録ワードラインに応答して第1記録ビットラインに含まれた第1外部電圧を第1ノードに印加する。読出し回路は、第1読出しワードライン及び少なくとも一つの仮想接地電圧に応答して第2ノードの電圧準位を反転させて第1読出しビットラインに伝達する。仮想接地電圧は、カラム方向に配列された複数個のセルのうち、選択されたセルに接続された場合には第1電圧を維持し、選択されていないセルに接続された場合には第1電圧と論理的に反対の第2電圧を維持する。

請求項（抜粋）：

読出し回路に接続されたラッチ回路を具備した複数個のメモリセルと、前記メモリセルの各グループ中の前記読出し回路に接続された複数本の仮想接地電圧ラインとを含むメモリ装置からデータを読出す方法において、データが読出されるメモリセルを選択する段階と、データが読出される前記選択されたメモリセルに接続された仮想接地電圧ラインに第1基準電圧を印加する段階と、データが読出される前記選択されたメモリセルに接続されていない仮想接地電圧ラインに第2基準電圧を印加する段階と、データが読出される前記選択されたメモリセルの前記読出し回路に接続された読出しワードラインを活性化させる段階と、データが読出される前記選択されたメモリセルの前記読出し回路に接続された前記読出しワードラインの活性化に応答して、前記選択されたメモリセルの前記読出し回路を通じて、前記選択されたメモリセルの前記ラッチ回路から伝送されるデータを各々の読出しビットラインに連結させる段階と、を含むことを特徴とするデータ読出し方法。

IPC (2件)：

G11C 11/413 ,  G11C 11/41

FI (2件)：

G11C 11/34 301 A ,  G11C 11/34 K

Fターム (7件)：

5B015HH01 ,  5B015HH03 ,  5B015JJ03 ,  5B015JJ05 ,  5B015JJ21 ,  5B015KA04 ,  5B015KA09

引用特許：

審査官引用 (3件)

• 半導体メモリ回路
  公報種別：公開公報   出願番号：特願平3-164670   出願人：住友電気工業株式会社
• マルチポートメモリ
  公報種別：公開公報   出願番号：特願平6-029331   出願人：株式会社東芝
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-167376   出願人：川崎製鉄株式会社