特許
J-GLOBAL ID：200903061678615077
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-036627
公開番号（公開出願番号）：特開2000-236062
出願日： 1999年02月16日
公開日（公表日）： 2000年08月29日
要約：
【要約】【課題】 設計に要する手間や時間を増大することなく、又、回路動作を不安定にすることなく、出力値確定までに要する時間を短縮することができ、更に、組合せ回路部分の遅延時間の短縮によって回路の動作速度を向上する。【解決手段】 前段の順序セル1Aから信号を入力してから、前段の順序セル1Aでの遅延時間と、次段の順序セル1Bに信号を出力するまでの組合せ回路部分3Aでの遅延時間と、順序セル1Bでのセットアップ・マージンとの和以上の遅延時間を有する遅延回路D1により、順序セル1Bで用いるクロック信号を遅延させる。遅延回路D2についても同様である。組合せ回路部分3A〜3Cの遅延時間が短い場合、遅延回路D1〜D3の遅延時間を短縮して、全体動作を高速化できる。
請求項（抜粋）：
複数段の順序セルと組合せセルを用いて構成される同期式の半導体集積回路において、前段の順序セルから信号を入力してから、次段の順序セルに信号を出力するまでの、前段の順序セルでの遅延時間と、組合せセルで構成される組合せ回路部分での遅延時間と、前記次段順序セルでのセットアップ・マージンとの和以上の遅延時間を有するクロック信号遅延回路により、前記前段順序セルで用いるクロック信号を遅延させてから、前記次段順序セルでクロック信号として用いるようにしたことを特徴とする半導体集積回路。
IPC (2件)：
Fターム (5件)：
5F038CA03
, 5F038DF14
, 5F038DF17
, 5F038EZ08
, 5F038EZ20
