特許

J-GLOBAL ID：200903061701843180

アクティブマトリクス基板およびその製造方法

発明者： 木村 睦
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-313826
公開番号（公開出願番号）：特開平10-154814
出願日： 1996年11月25日
公開日（公表日）： 1998年06月09日
要約：

【要約】【課題】 駆動回路用TFTについてはオフリーク電流の低減と大きなオン電流の確保とを図るとともに、画素用TFTについてはオフリーク電流の低減を図ることができるアクティブマトリクス基板およびその製造方法を提供すること。【解決手段】 アクティブマトリクス基板には、ドレイン領域19、29のみがLDD構造でソース領域18、28がセルフアライン構造のN型およびP型の駆動回路用TFT10、20と、ソース領域38およびドレイン領域39の双方がLDD構造のN型の画素用TFT30とが構成されている。これらのTFTのLDD領域17、27、37は、いずれも不純物の導入を斜め上方から行った際にゲート電極14、24、34の影になって高濃度の不純物が導入されないことで形成される。

請求項（抜粋）：

駆動回路部でCMOS回路を構成する第1導電型および第2導電型の駆動回路用薄膜トランジスタと、画素領域に形成された第1導電型の画素用薄膜トランジスタとを有するアクティブマトリクス基板において、前記第1導電型の駆動回路用薄膜トランジスタおよび前記第2導電型の駆動回路用薄膜トランジスタの少なくとも一方は、ソース・ドレイン領域のうちの一方の側にLDD構造またはオフセットゲート構造を有し、他方の側にはセルフアライン構造を有し、前記第1導電型の画素用薄膜トランジスタはソース・ドレイン領域の双方にLDD構造またはオフセットゲート構造を有していることを特徴とするアクティブマトリクス基板。

IPC (3件)：

H01L 29/786 ,  G02F 1/136 500 ,  H01L 21/336

FI (6件)：

H01L 29/78 613 A ,  G02F 1/136 500 ,  H01L 29/78 612 B ,  H01L 29/78 616 A ,  H01L 29/78 616 M ,  H01L 29/78 617 A

引用特許：

審査官引用 (4件)

• 駆動回路内蔵型液晶表示装置の製造方法
  公報種別：公開公報   出願番号：特願平5-193158   出願人：日本電気株式会社
• 半導体用電極の作製方法
  公報種別：公開公報   出願番号：特願平5-354094   出願人：株式会社半導体エネルギー研究所
• 薄膜トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願平5-025930   出願人：富士ゼロックス株式会社
• 特開平4-196361