特許
J-GLOBAL ID：200903061871287648
TEGを用いた評価方法、該TEGを有する半導体装置の作製方法、該TEGを有する素子基板並びにパネル、及びドーズ量制御プログラム又は当該プログラムを記録したコンピュータ読み取り可能な記録媒体
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2003-414581
公開番号（公開出願番号）：特開2004-214638
出願日： 2003年12月12日
公開日（公表日）： 2004年07月29日
要約：
【課題】 GOLD構造TFTは、そのゲートオーバーラップ領域における不純物濃度によって信頼性が大きく左右される。そこで本発明は、ゲートオーバーラップ領域においてゲート電極のテーパ形状に対応した抵抗分布を得ることを課題とする。【解決手段】 本発明は、マスクアライメントを数μm間隔でずらしたLov抵抗モニタ-として複数のTEGを作製し、それぞれ抵抗測定を行う。その結果、チャネル形成領域、ゲートオーバーラップ領域及びソース/ドレイン領域において、テーパ形状に対応した抵抗分布を得ることができる。【選択図】 図1
請求項（抜粋）：
追加
半導体膜上に設けられたゲート電極と、ソース/ドレイン領域とを有するTEGと、TFTとを同一基板上に形成するステップと、
前記TEGのソース/ドレイン領域の抵抗を測定するステップと、
前記抵抗から、前記TFTのソース/ドレイン領域の不純物濃度を予測することを特徴とするTFTの評価方法。
IPC (2件)：
FI (2件)：
H01L21/66 Y
, H01L29/78 624
4M106AA07
, 4M106AB02
, 4M106BA01
, 4M106CA10
, 5F110AA24
, 5F110CC02
, 5F110EE01
, 5F110EE04
, 5F110EE14
, 5F110EE22
, 5F110GG13
, 5F110HJ01
, 5F110HJ13
, 5F110HM15
, 5F110QQ11
