特許
J-GLOBAL ID：200903062475663790

記憶装置

発明者：
須田 隆也

須田 隆也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-194328
公開番号（公開出願番号）：特開2006-018471
出願日： 2004年06月30日
公開日（公表日）： 2006年01月19日
要約：
【課題】 アクセス頻度の高いディレクトリエントリへデータを書き込む際、記憶装置内のデータの移動を最小限に抑えることが難しく、高速アクセスが困難であった。【解決手段】 制御部(110)は、アドレス情報を含む書き込みコマンド内からアドレス情報を検出するアドレス情報検出部(123)と、アドレス情報を格納するアドレス情報記憶部(121)と、アドレス情報検出部で検出したアドレス情報が、アドレス情報記憶部に記憶されたアドレス情報と一致するか否かを判定する第1のアドレス判定部(122b)とを具備し、制御部は、第1のアドレス判定部から一致情報を受けた場合、アドレス情報に対応するディレクトリエントリ情報を記憶部(101)の第2の記憶部(103)に格納する。【選択図】 図1
請求項（抜粋）：
制御部及び記憶部を備える記憶装置であって、 前記制御部は、アドレス情報を含む書き込みコマンド内から前記アドレス情報を検出するアドレス情報検出部と、 アドレス情報を格納するアドレス情報記憶部と、 前記アドレス情報検出部で検出した前記アドレス情報が、前記アドレス情報記憶部に記憶された前記アドレス情報と一致するか否かを判定する第1のアドレス判定部と を具備し、 前記記憶部は、第1の記憶部及び第2の記憶部を備え、 前記制御部は、前記第1のアドレス判定部から一致情報を受けた場合、前記アドレス情報に対応するディレクトリエントリ情報を前記第2の記憶部に格納することを特徴とする記憶装置。
IPC (3件)：
G06F 12/00 ,  G06F 3/06 ,  G06F 12/02
FI (4件)：
G06F12/00 542L ,  G06F12/00 597U ,  G06F3/06 301K ,  G06F12/02 510A
Fターム (12件)：
5B060AA12 ,  5B060AA16 ,  5B060AA20 ,  5B060CA13 ,  5B065BA09 ,  5B065CC01 ,  5B065CC08 ,  5B065CH18 ,  5B082CA04 ,  5B082CA08 ,  5B082EA01 ,  5B082JA08
引用特許：
出願人引用 (1件)
  • メモリ管理方式
    公報種別：公開公報   出願番号：特願2002-084322   出願人：株式会社東芝
審査官引用 (7件)
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