特許
J-GLOBAL ID：200903062515491482
強誘電体メモリデバイス及び強誘電体メモリデバイスの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
杉村 興作
公報種別：公開公報
出願番号（国際出願番号）：特願2002-281041
公開番号（公開出願番号）：特開2004-119693
出願日： 2002年09月26日
公開日（公表日）： 2004年04月15日
要約：
【課題】減分極電界によるメモリ保持特性の劣化を抑制するとともに、メモリセルのセルサイズを狭小化して、前記メモリセルを高密度に集積させた強誘電体メモリデバイス、及びその製造方法を提供する。【解決手段】所定の半導体基板11上において、絶縁層12を介してゲート領域13とチャネル領域14とが、ゲート絶縁膜15を介して交互に積層されてなる、リッジ型の多層膜積層構造20を形成する。ゲート領域13は、リッジ型多層膜積層構造20の前後方向に突出し、互いに結合されて、電気的に接続されている。ゲート領域13の側面には酸化膜13Aを介し、リッジ型多層膜積層構造20の挟むようにして、ソース領域16及びドレイン領域17が形成されている。また、リッジ型の多層膜積層構造20の、最上部に位置するゲート領域13上には、下部ゲート電極29、強誘電体薄膜18及び金属ゲート電極19が順次に形成されて、強誘電体キャパシタを構成している。【選択図】 図3
請求項（抜粋）：
所定の半導体基板上に設けられ、互いに電気的に接続された複数のゲート領域と、
前記複数のゲート領域それぞれの間において、ゲート絶縁膜を介して設けられた複数のチャネル領域と、
前記複数のチャネル領域の側面側において、前記複数のチャネル領域と結合するようにして設けられたソース領域及びドレイン領域と、
前記複数のゲート領域の上方に設けられた下部ゲート電極と、
前記下部ゲート電極上に設けられた強誘電体薄膜と、
前記強誘電体薄膜上に設けられた上部ゲート電極と、
を具えることを特徴とする、強誘電体メモリデバイス。
IPC (4件)：
H01L27/105
, H01L21/8247
, H01L29/788
, H01L29/792
H01L27/10 444A
, H01L29/78 371
5F083FR07
, 5F083GA09
, 5F083GA21
, 5F083GA27
, 5F083HA02
, 5F083JA17
, 5F083JA22
, 5F083PR40
, 5F101BA62
, 5F101BF02
