特許
J-GLOBAL ID：200903062612504327

半導体装置およびその製造方法

発明者：
岩松 俊明

岩松 俊明 について

, 
一法師 隆志

一法師 隆志 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (3件)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2003-422762
公開番号（公開出願番号）：特開2005-183686
出願日： 2003年12月19日
公開日（公表日）： 2005年07月07日
要約：
【課題】ディッシングの発生を防止するとともに、抵抗素子の寄生容量を低減して高性能な回路動作を実現したSOIデバイスを提供する。【解決手段】抵抗領域RRにおいては、スパイラルインダクタSIの配設領域に対応するSOI層3の表面内にトレンチ分離絶縁膜4がSOI層3を間に挟んで複数配設され、各トレンチ分離絶縁膜4上に抵抗素子30がそれぞれ配設されている。トレンチ分離絶縁膜4は、中央部分においてはSOI層3を貫通して埋め込み酸化膜2に達して完全分離構造となり、両端縁部においては、その下部にSOI層3を有して部分分離構造となった併合分離構造を有している。【選択図】図3
請求項（抜粋）：
土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたSOI層を有するSOI基板と、 前記SOI基板の上方に配設されたインダクタンス素子と、 前記インダクタンス素子の下部に相当する第1の領域の前記SOI層の主面内に、間に前記SOI層を挟んで配設された複数の第1の素子分離絶縁膜と、 前記第1の領域の前記複数の第1の素子分離絶縁膜上にそれぞれ配設された、複数の抵抗素子と、を備え、 前記複数の第1の素子分離絶縁膜のそれぞれは、少なくとも一部分が前記SOI層を貫通して前記埋め込み酸化膜に達する完全分離構造をなす、半導体装置。
IPC (8件)：
H01L21/822 ,  H01L21/76 ,  H01L21/762 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/08 ,  H01L29/786
FI (10件)：
H01L27/04 P ,  H01L27/08 331A ,  H01L27/08 331E ,  H01L29/78 621 ,  H01L29/78 613Z ,  H01L29/78 618F ,  H01L27/04 L ,  H01L27/06 102A ,  H01L21/76 L ,  H01L21/76 D
Fターム (85件)：
5F032AA03 ,  5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA67 ,  5F032AA70 ,  5F032AA77 ,  5F032BA01 ,  5F032BB03 ,  5F032CA14 ,  5F032CA17 ,  5F032DA23 ,  5F032DA33 ,  5F038AR09 ,  5F038AR24 ,  5F038AR27 ,  5F038AV06 ,  5F038AZ04 ,  5F038BH19 ,  5F038CA18 ,  5F038CD04 ,  5F038DF12 ,  5F038EZ06 ,  5F038EZ11 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20 ,  5F048AA04 ,  5F048AC04 ,  5F048AC10 ,  5F048BA16 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BC06 ,  5F048BC16 ,  5F048BD04 ,  5F048BE03 ,  5F048BF06 ,  5F048BF11 ,  5F048BF16 ,  5F048BF17 ,  5F048BF18 ,  5F048BG01 ,  5F048BG07 ,  5F048BG13 ,  5F048DA25 ,  5F110AA02 ,  5F110AA04 ,  5F110AA15 ,  5F110AA26 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD24 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE31 ,  5F110EE41 ,  5F110EE44 ,  5F110EE45 ,  5F110FF02 ,  5F110GG02 ,  5F110GG12 ,  5F110GG25 ,  5F110GG32 ,  5F110GG34 ,  5F110GG52 ,  5F110GG60 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HK05 ,  5F110HK33 ,  5F110HK40 ,  5F110HM15 ,  5F110NN02 ,  5F110NN23 ,  5F110NN62 ,  5F110NN65 ,  5F110NN71 ,  5F110QQ11 ,  5F110QQ17 ,  5F110QQ19
引用特許：
出願人引用 (2件) 審査官引用 (4件)
  • 相補型MOS半導体装置
    公報種別：公開公報   出願番号：特願2002-243211   出願人：セイコーインスツルメンツ株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願2001-147478   出願人：三菱電機株式会社
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願2001-235647   出願人：松下電器産業株式会社
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