特許
J-GLOBAL ID：200903062664549701
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
政木 良文
公報種別：公開公報
出願番号（国際出願番号）：特願2005-282199
公開番号（公開出願番号）：特開2007-026627
出願日： 2005年09月28日
公開日（公表日）： 2007年02月01日
要約：
【課題】 メモリセルアレイ内での位置の違いに起因する配線長の違いによる可変抵抗素子に加わる実効電圧の不均一を是正し、メモリセル間の可変抵抗素子の抵抗変化特性のばらつきを抑制することができる半導体記憶装置を提供する。【解決手段】 可変抵抗素子を有するメモリセルを、同一行のメモリセルを共通のワード線に接続し、同一列のメモリセルを共通のビット線に接続してなるメモリセルアレイ100を備えてなる半導体記憶装置1であって、所定のメモリ動作時において、書き込みまたは消去対象となる選択メモリセルの可変抵抗素子に印加される電圧パルスの実効的な電圧振幅が、メモリセルアレイ100内の配置個所に関係なく一定範囲内に収まるように、選択ワード線と選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅が、選択メモリセルのメモリセルアレイ100内の配置個所に基づいて調整される。【選択図】 図1
請求項（抜粋）：
電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか1方向に複数配列し、同一行の前記メモリセル内の1つの端子を共通のワード線に接続し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルであって書き込みまたは消去対象となる選択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的な電圧振幅若しくはパルス幅によって、書き込みまたは消去後の前記可変抵抗素子の電気抵抗変化が前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まるように、前記ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の内の前記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅若しくはパルス幅の少なくとも何れか一方が、前記選択メモリセルの前記メモリセルアレイ内の配置個所に基づいて調整されることを特徴とする半導体記憶装置。
IPC (1件)：
FI (1件)：
引用特許：
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