特許

J-GLOBAL ID：200903063839594787

半導体装置の製造方法

発明者： 柴 和利
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平11-192011
公開番号（公開出願番号）：特開2001-024187
出願日： 1999年07月06日
公開日（公表日）： 2001年01月26日
要約：

【要約】【課題】 メタルゲート電極を用いた半導体装置において、工程数を削減し、動的特性にも優れた製造方法を実現する。【解決手段】 MOSFETの製造方法において、半導体基板1上に素子分離領域を形成する工程と、ゲート形成予定域にダミーゲート4を形成する工程と、このダミーゲートをマスクとして前記半導体基板に不純物を導入してソース/ドレイン領域5を形成する工程と、層間絶縁膜を成長する工程と、前記層間絶縁膜を平坦化しながら薄膜化して前記ダミーゲートの表面を露出させる工程と、前記ダミーゲートをメタルゲートに熱置換反応する工程とを含むことを特徴とする。

請求項（抜粋）：

半導体基板上に素子分離領域を形成する工程と、ゲート形成予定域にダミーゲートを形成する工程と、このダミーゲートをマスクとして前記半導体基板に不純物を導入してソース/ドレイン領域を形成する工程と、前記ダミーゲートを熱置換することによりメタルゲートを形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 ,  H01L 21/28 301

FI (4件)：

H01L 29/78 301 P ,  H01L 21/28 K ,  H01L 21/28 301 L ,  H01L 29/78 301 G

Fターム (38件)：

4M104BB01 ,  4M104BB03 ,  4M104BB18 ,  4M104BB20 ,  4M104CC01 ,  4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD37 ,  4M104DD79 ,  4M104DD83 ,  4M104FF18 ,  4M104GG08 ,  4M104HH20 ,  5F040DA06 ,  5F040DA11 ,  5F040DC01 ,  5F040EC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040EC08 ,  5F040EC10 ,  5F040EC12 ,  5F040EF02 ,  5F040EK01 ,  5F040EK05 ,  5F040FA01 ,  5F040FA02 ,  5F040FA05 ,  5F040FA13 ,  5F040FB02 ,  5F040FB05 ,  5F040FC00 ,  5F040FC10 ,  5F040FC19 ,  5F040FC21 ,  5F040FC22

引用特許：

審査官引用 (3件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-213883   出願人：株式会社東芝
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-259648   出願人：富士通株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平10-065346   出願人：株式会社東芝