特許
J-GLOBAL ID：200903064058740202
半導体集積回路装置の素子分離方法、半導体集積回路装置、及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-350515
公開番号（公開出願番号）：特開2001-168184
出願日： 1999年12月09日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 不揮発性メモリや論理回路用トランジスタの性能低下を招くことなく、論理回路用トランジスタの既存の設計手法を維持しつつ、製造マージンを損なわなずに不揮発性メモリや高耐圧トランジスタの微細化が可能な半導体集積回路装置の素子分離方法を提供する。【解決手段】 印加電圧が比較的高い高耐圧半導体素子が搭載される領域の素子分離領域に所定の深さで形成された第1の分離トレンチ及び該第1の分離トレンチの形成部位を所定の深さの第2の分離トレンチの深さだけエッチングして成る第3の分離トレンチに充填された酸化膜によって高耐圧半導体素子間を分離し、印加電圧が比較的低い低耐圧半導体素子が搭載される領域の素子分離領域に所定の深さで形成された第2の分離トレンチに充填された酸化膜によって低耐圧半導体素子間を分離する。
請求項（抜粋）：
印加電圧の異なる複数種類の半導体素子が混載される半導体集積回路装置の素子分離方法であって、前記印加電圧が比較的高い高耐圧半導体素子が搭載される領域の素子分離領域に所定の深さで形成された第1の分離トレンチ、及び該第1の分離トレンチの形成部位を所定の深さの第2の分離トレンチの深さだけエッチングして成る第3の分離トレンチに充填された酸化膜によって前記高耐圧半導体素子間を分離し、前記印加電圧が比較的低い低耐圧半導体素子が搭載される領域の素子分離領域に所定の深さで形成された前記第2の分離トレンチに充填された酸化膜によって前記低耐圧半導体素子間を分離する半導体集積回路装置の素子分離方法。
Fターム (13件)：
5F032AA34
, 5F032AA44
, 5F032AA45
, 5F032AA47
, 5F032AA63
, 5F032AA67
, 5F032AA70
, 5F032AA77
, 5F032AA78
, 5F032CA24
, 5F032CA25
, 5F032DA04
, 5F032DA53
