三重ウェルを有するフラッシュ・メモリ・セルとその製造工程

発明者： , , ,
出願人/特許権者：
代理人 (1件)：中村稔 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-142031
公開番号（公開出願番号）：特開平10-084054
出願日： 1997年05月30日
公開日（公表日）： 1998年03月31日
要約：

【要約】【課題】より低い電位で動作するフラッシュ・メモリの提供。【解決手段】フラッシュ・メモリ・セルは好適にシリコン基板20内に製造されている。基板はP導電型のシリコンであり、P型基板20内にはN導電型のシリコン・ウェル22が形成されている。Nウェル22内には、P導電型のウェル24が形成される。Pウェル24と電気的に接触させるため、ソース27とドレン26が付加的にドーピングされた領域28とともにPウェル内に形成される。フローティングゲート29と制御ゲート21が設けられ、更に、Nウェル22のバイアスを可能にするためNウェルへの接点25が設けられている。

請求項（抜粋）：

メモリ・セル構造において、表面を有する第1導電型の半導体基板と、基板内に基板表面の近傍に配置された、第1導電型とは反対の第2導電型の第1ウェル領域と、第1ウェル領域内に表面の近傍に配置された、第1導電型の第2ウェル領域と、表面内に、該表面の近傍に形成されたトランジスタであって、表面の上方に配置され、表面から電気的に絶縁されたフローティングゲートと、第2ウェル領域内に配置された、第2導電型のソース領域と、第2ウェル領域内に配置された、第2導電型のドレン領域とを含み、ソースとドレンはフローティングゲートの周辺領域の近傍に配置されているが、フローティングゲートによって互いに分離されている形式のトランジスタと、第1ウェル内に配置され、第2ウェルから間隔を隔てられていて、第2導電性であり、第1ウェルよりも導電率が高い第1接点領域と、第2ウェル内に配置され、ソース領域とドレン領域とから間隔を隔てられていて、第1導電型であり、第2ウェルよりも導電率が高い第2接点領域、とから構成されたことを特徴とするメモリ・セル構造。

IPC (4件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

引用特許：

審査官引用 (4件)

不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平6-203514 出願人：三菱電機セミコンダクタソフトウエア株式会社, 三菱電機株式会社
不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平6-207768 出願人：株式会社東芝
不揮発性半導体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願平4-053731 出願人：株式会社東芝

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