特許
J-GLOBAL ID：200903084761392187

半導体集積回路装置、不揮発性半導体記憶装置及びそれらの製造方法

発明者：
小野田 宏

小野田 宏 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 高田 守 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-082721
公開番号（公開出願番号）：特開平8-279598
出願日： 1995年04月07日
公開日（公表日）： 1996年10月22日
要約：
【要約】【目的】 ラッチアップ耐性及びパンチスルー耐圧が向上し、ウェル領域と半導体基板との接合耐圧が向上した不揮発性半導体記憶装置得る。【構成】 高濃度のP型のシリコン基板からなる第1の半導体層101の表面上に、低濃度のP型のエピ層102aを形成する。このエピ層102aの表面にボロン[B]を注入し、熱処理を行い、低濃度のP型の第2の半導体層102とする。所望の領域以外をマスクしてリンを注入し、熱処理を行い、N型の第1のウェル領域103を形成する。所望の領域以外をマスクしてボロン[B]を注入するとともに、ボロン注入層をマスクしてリンを注入し、熱処理を行い、P型の第2のウェル領域104a及び104b、P型の第3のウェル領域105a〜105c及びN型の第4のウェル領域106a〜106cをそれぞれ形成する。
請求項（抜粋）：
第1導電型の第1の半導体層と、この第1の半導体層の表面上に上記第1の半導体層の不純物濃度より低い不純物濃度を有するエピタキシャル成長された第1導電型の第2の半導体層と、この第2の半導体層の表面に、上記第1の半導体層の表面との間に上記第2の半導体層が介在して形成された第2導電型の第1のウェル領域と、この第1のウェル領域の表面に形成された第1導電型の第2のウェル領域と、上記第2の半導体層の表面に形成され、上記第2の半導体層の不純物濃度より高い不純物濃度を有する第1導電型の第3のウェル領域と、上記第2の半導体層の表面に上記第1のウェル領域と離隔して形成された第2導電型の第4のウェル領域とを有する半導体基板、この半導体基板の第2のウェル領域に形成された第1の半導体素子、上記半導体基板の第3のウェル領域に形成された第2の半導体素子、上記半導体基板の第4のウェル領域に形成された第3の半導体素子を備えた半導体集積回路装置。
IPC (7件)：
H01L 27/10 491 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 491 ,  G11C 17/00 307 D ,  H01L 27/10 434 ,  H01L 29/78 371
引用特許：
出願人引用 (7件)
  • 特開平2-077153
  • 特開昭62-085460
  • 特開平3-105971
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審査官引用 (7件)
  • 特開平2-077153
  • 特開昭62-085460
  • 特開平3-105971
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