特許
J-GLOBAL ID：200903064883926041
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
伊藤 洋二
, 三浦 高広
, 水野 史博
公報種別：公開公報
出願番号（国際出願番号）：特願2006-219477
公開番号（公開出願番号）：特開2008-047602
出願日： 2006年08月11日
公開日（公表日）： 2008年02月28日
要約：
【課題】スーパージャンクション構造を構成するエピタキシャル層を短時間で成膜することで製造コストを削減する。【解決手段】ドリフト領域としてのN型層2となるN型基板10を用意し(図2(a))、N型基板10の表面側にトレンチ11を形成する(図2(b))。そして、当該トレンチ11内にP型エピタキシャル層12を形成する(図2(c))。この後、N型基板10の表面側を平坦化し(図2(d))、P型エピタキシャル層12をP型層3とする。また、N型基板10のうち各P型層3に挟まれた領域をN型層2とすることで、当該N型層2とP型層3とが繰り返し配置された構造を形成する。この後、N型基板10の表面側にデバイスを形成すると共に(図2(e))、N型基板10の裏面側を薄膜化して当該裏面側にN+型層1を形成する(図2(f))。【選択図】図2
請求項（抜粋）：
ドリフト領域としての第1の第1導電型層(2)および第1の第2導電型層(3)が第2の第1導電型層(1)上に形成されていると共に、前記第1の第1導電型層(2)および前記第1の第2導電型層(3)が前記第2の第1導電型層(1)の面方向に繰り返し配置された繰り返し構造をなしており、
前記繰り返し構造を構成する前記第1の第1導電型層(2)および前記第1の第2導電型層(3)のうち前記第1の第1導電型層(2)をドリフト領域とする縦型のNチャネル型半導体素子を備えた半導体装置の製造方法であって、
第1導電型の基板(10)を用意する工程と、
前記第1導電型の基板(10)の表面側にトレンチ(11)を形成する工程と、
前記トレンチ(11)内に前記第1の第2導電型層(3)を形成することで、前記第1導電型の基板(10)のうち前記各第1の第2導電型層(3)に挟まれた領域を前記第1の第1導電型層(2)とし、当該第1の第1導電型層(2)と前記第1の第2導電型層(3)とが交互に配置された前記繰り返し構造を形成する工程と、
前記繰り返し構造が形成された前記第1導電型の基板(10)の裏面側を薄膜化した後、当該裏面側に前記第1の第1導電型層(2)よりも不純物濃度が高い前記第2の第1導電型層(1)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (4件)：
H01L29/78 652H
, H01L29/78 658G
, H01L29/78 658E
, H01L29/78 658A
