特許
J-GLOBAL ID：200903057671809561

半導体基板の製造方法

発明者：
山内 庄一

山内 庄一 について

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山口 仁

山口 仁 について

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牧野 友厚

牧野 友厚 について

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野上 彰二

野上 彰二 について

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山岡 智則

山岡 智則 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について

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株式会社SUMCO

株式会社SUMCO について


代理人 (2件)： 恩田 博宣 ,  恩田 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2004-352010
公開番号（公開出願番号）：特開2005-317905
出願日： 2004年12月03日
公開日（公表日）： 2005年11月10日
要約：
【課題】 新規な構成にてエピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる半導体基板の製造方法を提供する。【解決手段】 シリコン基板(1,2)にトレンチ4を形成した後に、トレンチ4の底面および側面を含めたシリコン基板(1,2)上にエピタキシャル膜23を成膜してトレンチ4の内部をエピタキシャル膜23で埋め込む。このトレンチ4の内部をエピタキシャル膜23で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる。【選択図】 図3
請求項（抜粋）：
シリコン基板にトレンチを形成した後に、前記トレンチの底面および側面を含めた前記シリコン基板上にエピタキシャル膜を成膜して前記トレンチの内部を前記エピタキシャル膜で埋め込む半導体基板の製造方法であって、 トレンチの内部をエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くしたことを特徴とする半導体基板の製造方法。
IPC (5件)：
H01L21/20 ,  H01L21/205 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78
FI (9件)：
H01L21/20 ,  H01L21/205 ,  H01L29/06 301D ,  H01L29/78 652C ,  H01L29/78 652E ,  H01L29/78 652F ,  H01L29/78 652H ,  H01L29/78 653A ,  H01L29/78 658E
Fターム (30件)：
5F045AA03 ,  5F045AB02 ,  5F045AC01 ,  5F045AC02 ,  5F045AC03 ,  5F045AC05 ,  5F045AC19 ,  5F045AD10 ,  5F045AD11 ,  5F045AD12 ,  5F045AD13 ,  5F045AD14 ,  5F045AD15 ,  5F045AE05 ,  5F045AE07 ,  5F045AE09 ,  5F045AE11 ,  5F045AE13 ,  5F045AE15 ,  5F045AE17 ,  5F045AE19 ,  5F045AE21 ,  5F045AE23 ,  5F045AE25 ,  5F045AE29 ,  5F045AF03 ,  5F045DA52 ,  5F045GH08 ,  5F052JA01 ,  5F052KA05
引用特許：
出願人引用 (2件)
  • 特許第3485081号公報
  • 半導体装置とその製造方法
    公報種別：公開公報   出願番号：特願2001-318700   出願人：株式会社豊田中央研究所, 株式会社デンソー
審査官引用 (10件)
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