特許
J-GLOBAL ID：200903064945903469

半導体記憶装置

発明者：
丹沢 徹

丹沢 徹 について

, 
渥美 滋

渥美 滋 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-200621
公開番号（公開出願番号）：特開2006-286195
出願日： 2006年07月24日
公開日（公表日）： 2006年10月19日
要約：
【課題】電源の低電圧化を可能とするセンスアンプ回路方式を用いた半導体記憶装置を提供する。【解決手段】メモリセルアレイ11のビット線BLはカラムゲート12により選択されてセンスアンプ13に接続される。センスアンプ13は、一方の入力端子をセンスノードSAとし、他方の入力端子を複数のセンスアンプ13で共有される参照ノードREFとしたオペアンプOPと、各オペアンプOP毎に各センスノードSAと電源VCCの間に設けられた電流源負荷であるNMOSトランジスタQN01と、各オペアンプOP毎に参照ノードREFと電源VCCの間に設けられた電流源負荷NMOSトランジスタQN02と、参照ノードREFに接続されてセンスノードSAに出力される二値データの電圧の中間にある参照電圧を発生するための、複数のセンスアンプ13で共有される参照電圧発生回路21とを有する。【選択図】図2
請求項（抜粋）：
複数のビット線と複数のワード線が交差して配設され、その各交差部に電流読出し型のメモリセルが配置されたメモリセルアレイと、 このメモリセルアレイの予め定められた数のビット線及びワード線を選択するデコード回路と、 前記複数のビット線から選択された予め定められた数のビット線に読み出されるデータをそれぞれ検知増幅するようにされ、前記メモリセルアレイの全ての入出力線に配置され、それぞれが一方の入力端子としてのセンスノードと他方の入力端子としての参照ノードを備えた複数のセンスアンプと、 前記センスノードに出力される二値データの電圧の間の値を有する参照電圧を供給する参照電圧発生回路とを備え、 前記センスアンプのそれぞれの前記センスノードは、対応する入出力線に接続され、前記複数のセンスアンプの少なくとも2つの参照ノードが前記参照電圧発生回路に共通接続されていることを特徴とする半導体記憶装置。
IPC (1件)：
G11C 16/06
FI (1件)：
G11C17/00 634E
Fターム (10件)：
5B125BA02 ,  5B125CA03 ,  5B125CA04 ,  5B125EA01 ,  5B125EE05 ,  5B125EE11 ,  5B125EE15 ,  5B125EJ09 ,  5B125EJ10 ,  5B125FA02
引用特許：
出願人引用 (2件)
  • IEEE Journalof Solid-State Circuits, Vol.SC-20,No.1,pp.422-7,Feb.,1985
  • IEEE Journal of Solid-State Circuits Conference Digestof Technical Papers, pp.146-7,Feb.,1994
審査官引用 (7件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平7-316940   出願人：シャープ株式会社
  • フラッシュ・メモリ用の高速検知増幅器
    公報種別：公表公報   出願番号：特願平8-524448   出願人：マイクロン・テクノロジー・インコーポレーテッド
  • 特開平3-263693
全件表示

前のページに戻る

TOP

BOTTOM