特許

J-GLOBAL ID：200903065078139110

半導体素子とその接続構造及び半導体素子を積層した半導体装置

発明者： 村山 啓 ,  東 光敏
出願人/特許権者： 新光電気工業株式会社
代理人 (1件)： 石田 敬 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-109118
公開番号（公開出願番号）：特開2002-305282
出願日： 2001年04月06日
公開日（公表日）： 2002年10月18日
要約：

【要約】【課題】 大容量化、小型化、薄型化の他、高速化をも実現し得る積層用半導体素子の接続構造、及び、該半導体素子を積層した半導体装置を提供する。【解決手段】 導電性バンプを備える半導体素子において、半導体素子を貫通して導電性バンプの背面に達するビアホールが形成されている。そして、ビアホールの内壁面には、導電性バンプと連続する導電性被膜(Au又はCu被膜)が、絶縁層(SiO2層)を介して形成されていて、一方の半導体素子の導電性バンプが、他方の半導体素子のビアホールに当接して半導体素子が接続されている。

請求項（抜粋）：

導電性バンプを備える半導体素子において、半導体素子を貫通して導電性バンプの背面に達するビアホールが形成されていることを特徴とする半導体素子。

IPC (5件)：

H01L 25/065 ,  H01L 21/60 ,  H01L 21/60 311 ,  H01L 25/07 ,  H01L 25/18

FI (3件)：

H01L 21/60 311 S ,  H01L 25/08 Z ,  H01L 21/92 602 Z

Fターム (5件)：

5F044KK05 ,  5F044LL04 ,  5F044QQ04 ,  5F044QQ07 ,  5F044RR02

引用特許：

審査官引用 (3件)

• マルチチップ半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-151799   出願人：株式会社東芝
• 半導体装置及びその製造方法、回路基板、電子機器
  公報種別：公開公報   出願番号：特願平11-266146   出願人：セイコーエプソン株式会社
• 半導体装置及びその製造方法、並びに電子機器
  公報種別：公開公報   出願番号：特願2000-207078   出願人：セイコーエプソン株式会社