特許
J-GLOBAL ID：200903065172020712

プログラム可能なワード長および幅を有するRAMブロックと専用アドレスおよびデータラインとを有するFPGAアーキテクチャ

発明者：
ヤング,スティーブン・ピィ

ヤング,スティーブン・ピィ について


出願人/特許権者：
ザイリンクス・インコーポレイテッド

ザイリンクス・インコーポレイテッド について


代理人 (1件)： 深見 久郎 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平10-512626
公開番号（公開出願番号）：特表2001-500682
出願日： 1997年06月16日
公開日（公表日）： 2001年01月16日
要約：
【要約】ランダムアクセスメモリまたはRAMのブロックがFPGA再構成可能な論理ブロックと一体化される構造である。再構成可能な論理ブロックにアクセスするルーチングラインは、RAMブロックのアドレス、データおよびコントロールラインにもアクセスする。このため、FPGAの論理ブロックはRAMの部分にアクセスするためにこれらのルーチングラインを用いることができる。1つの実施例において、専用のアドレスおよびデータラインはこの発明のRAMブロックにアクセスし、かつ相互接続構造のルーチングラインに接続可能である。これらのラインにより、RAMブロックおよびRAMブロックのアレイが長く、幅が広く、またはそれらの間になるよう形成することができるようになり、かつ論理ブロックがチップのリモート部分のRAMブロックに好都合にアクセスすることができるようになる。RAMブロックへのアクセスはいかなるRAM構成においても効率がよい。双方向バッファまたはパスデバイスは各RAMブロックのアドレスおよびデータラインを分割するため、選択可能な数のRAMブロックをRAMとして合わせて動作することができる。別の実施例では専用データラインを交互配置でプログラム可能に接続することができ、これにより、RAMブロック間で衝突することなく長い距離にわたってRAMブロックを接続することができる。
請求項（抜粋）：
RAMを備えたFPGAであって、 行および列に配置された複数の論理ブロックと、 列に配置された複数のRAMブロックとを備え、前記RAMブロックはアドレスポートとデータポートとを有し、さらに 行に配置された導電性ラインを含む相互接続構造と、 1組の垂直ラインとを備え、前記各組は前記RAMブロックの列に関連し、さらに、 前記論理ブロックを前記相互接続構造に接続するためのの手段と、 前記垂直ラインを前記相互接続構造に接続するための手段と、 前記アドレスおよびデータポートを前記垂直ラインに接続するための手段とを備える、RAMを備えたFPGA。
引用特許：
審査官引用 (4件)
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