キャッシュ記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：作田康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2000-009972
公開番号（公開出願番号）：特開2001-195304
出願日： 2000年01月13日
公開日（公表日）： 2001年07月19日
要約：

【要約】【課題】セットアソシアティブ方式のキャッシュ記憶装置において、プリフェッチ命令によるキャッシュ汚染を減少させる。【解決手段】データとタグを保持するメモリセル部101と、キャッシュブロックの参照履歴情報を表すLRUアレイ111と、ヒット/ミス判定回路122を具備するセットアソシアティブ方式のキャッシュメモリ装置100において、実行中の命令がプリフェッチ命令であることを示すプリフェッチ信号133とリプレースウェイを制限するモード信号134との状態に応じて、プリフェッチ命令実行時にキャッシュミスが発生したときにリプレースウェイとして使用できるウェイを制限したLRU情報を生成するプリフェッチウェイ制限回路130を設けた。

請求項（抜粋）：

同一のセットアドレスのデータを格納可能な複数のウェイを有するセットアソシアティブ方式のキャッシュ記憶装置において、キャッシュミスの発生時に、アクセス対象となったデータを含むブロックを格納するために使用されるリプレースウェイを制限することを指示するモード信号を入力する手段と、前記モード信号によりリプレースウェイが制限されるとき、前記複数のウェイの一部のウェイからリプレースウェイを決定するリプレースウェイ決定手段とを有することを特徴とするキャッシュ記憶装置。

IPC (2件)：

G06F 12/12 , G06F 12/08

FI (3件)：

G06F 12/12 A , G06F 12/08 D , G06F 12/08 G

Fターム (4件)：

5B005JJ13 , 5B005MM01 , 5B005QQ02 , 5B005QQ04

引用特許：

審査官引用 (16件)

特開平4-052741
特開昭62-120555
特開昭56-077965

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