特許

J-GLOBAL ID：200903065629155880

半導体装置の製造方法

発明者： 久保 栄 ,  中沢 芳人
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-188290
公開番号（公開出願番号）：特開2006-013136
出願日： 2004年06月25日
公開日（公表日）： 2006年01月12日
要約：

【課題】 寄生容量の増加を抑制しつつ、所望のゲート耐圧を有するパワーMISFETを製造できる技術を提供する。【解決手段】 基板上に多結晶シリコン膜を堆積し、その多結晶シリコン膜で溝部7、8を埋め込んだ後、その多結晶シリコン膜をパターニングすることにより、活性セル領域においては溝部7内にてゲート電極11を形成し、ゲート配線領域においては溝部8内を埋め込み、一部が溝部8内から連続して溝部8の外部に延在し、ゲート電極11と電気的に接続するゲート引き出し電極12を形成し、溝部8外のゲート引き出し電極12には、ゲート引き出し電極12の端部から延在するスリット14を形成する。その後、基板上に酸化シリコン膜19およびBPSG膜20を堆積する。【選択図】 図10

請求項（抜粋）：

半導体装置の製造方法であって、 (a)第1導電型の半導体基板の主面に第1導電型の第1半導体層を形成する工程、 (b)前記半導体基板に前記第1導電型とは逆の極性の第2導電型の不純物を導入して第2導電型の第2半導体層を形成する工程、 (c)前記半導体基板の主面において、第1領域に前記第2半導体層を貫通する第1溝部を形成し、第2領域に前記第2半導体層を貫通する第2溝部を形成する工程、 (d)前記第1溝部内および前記第2溝部内に第1絶縁膜を形成する工程、 (e)前記第1絶縁膜の存在下で前記半導体基板上に第1導電性膜を形成し、前記第1溝部および前記第2溝部を前記第1導電性膜で埋め込む工程、 (f)前記第1導電性膜をパターニングし、前記第1領域においては前記第1溝部外の前記第1導電性膜と前記第1溝部の開口部から第1の深さ分だけの前記第1導電性膜とを除去し、前記第2領域においては前記第2溝部を埋め込み前記第2溝部外へ所定量延在する前記第1導電性膜を残す工程、 (g)前記第1領域の前記第2半導体層に第1導電型の不純物を導入し、前記第1溝部と隣接する前記第2半導体層に第1導電型の第3半導体層を形成する工程、 (h)前記(f)工程後、前記第1溝部を埋め込み、前記第2領域での膜厚が前記第1領域での膜厚以下となるように前記半導体基板上に第2絶縁膜を形成する工程、 (i)前記第2絶縁膜をパターニングし、前記第1領域においては前記第1溝部外の前記第2絶縁膜を除去し、前記第2領域においては前記第2絶縁膜に前記第2溝部外へ延在する前記第1導電性膜に達する第1開口部を形成する工程、 (j)前記(i)工程後、前記第1領域の前記半導体基板上に前記第3半導体層と電気的に接続する第1配線を形成し、前記第2領域の前記半導体基板上に前記第1開口部下で前記第1導電性膜と電気的に接続する第2配線を形成する工程、 を含み、 前記第1領域にて、前記第1半導体層をドレインとし、前記第2半導体層をチャネルとし、前記第3半導体層をソースとすることを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 29/41 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 23/522 ,  H01L 21/768

FI (8件)：

H01L29/78 652K ,  H01L29/78 652N ,  H01L29/78 653A ,  H01L29/78 658D ,  H01L29/44 P ,  H01L29/58 G ,  H01L21/90 B ,  H01L21/90 J

Fターム (42件)：

4M104AA01 ,  4M104BB01 ,  4M104BB14 ,  4M104BB15 ,  4M104BB40 ,  4M104CC01 ,  4M104CC05 ,  4M104DD37 ,  4M104DD43 ,  4M104DD55 ,  4M104DD63 ,  4M104FF17 ,  4M104GG09 ,  4M104GG19 ,  5F033HH04 ,  5F033HH08 ,  5F033HH23 ,  5F033JJ01 ,  5F033JJ04 ,  5F033JJ08 ,  5F033JJ23 ,  5F033KK01 ,  5F033KK04 ,  5F033MM05 ,  5F033MM13 ,  5F033MM21 ,  5F033NN03 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ10 ,  5F033QQ31 ,  5F033QQ75 ,  5F033RR04 ,  5F033RR15 ,  5F033SS11 ,  5F033TT02 ,  5F033TT06 ,  5F033VV06 ,  5F033VV07 ,  5F033XX01

引用特許：

出願人引用 (1件)

• 縦型MOSFETを備えた半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2001-174740   出願人：日本電気株式会社

審査官引用 (5件)

• 絶縁ゲート型半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-261713   出願人：株式会社日立製作所
• 半導体装置及び半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-141898   出願人：ソニー株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平7-346307   出願人：ソニー株式会社
• 特開平4-096352
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2000-072115   出願人：日本電気株式会社