縦型MOSFETを備えた半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：泉克文
公報種別：公開公報
出願番号（国際出願番号）：特願2001-174740
公開番号（公開出願番号）：特開2002-368221
出願日： 2001年06月08日
公開日（公表日）： 2002年12月20日
要約：

【要約】【課題】縦型MOSFETのゲート絶縁耐圧を向上でき、さらに縦型MOSFETの動作速度を高めることができる半導体装置を提供する。【解決手段】第1導電型の半導体基板11の表面に第1導電型の第1半導体層12を形成し、第1半導体層12の表面に第2導電型の第2半導体層16を形成する。第2半導体層16にその表面から第1半導体層12の内部に達する溝13を形成し、溝13の内部にゲート電極15を形成する。第2半導体層16上にゲート電極15を覆う層間絶縁膜22を形成し、層間絶縁膜22にゲート電極15を露出するコンタクト孔21を形成する。コンタクト孔21の内部に導電体プラグ19を充填する。層間絶縁膜22上に形成されたゲート配線24は、導電体プラグ19を介してゲート電極15に電気的に接続される。

請求項（抜粋）：

半導体基板上に縦型MOSFETを備えた半導体装置であって、前記半導体基板の表面に形成された、前記半導体基板と共にドレインとして機能する前記第1導電型の第1半導体層と、前記第1半導体層の表面に形成された、表面から前記第1半導体層の内部に達する溝を有する第2導電型の第2半導体層と、前記溝の内部にゲート絶縁膜を介して形成されたゲート電極と、前記第2半導体層の表面領域に選択的に形成された前記第1導電型のソース領域と、前記ゲート電極を覆うように前記第2半導体層上に形成された、前記ゲート電極を露出する第1コンタクト孔を有する層間絶縁膜と、前記第1コンタクト孔の内部に充填された第1導電体プラグと、前記層間絶縁膜上に形成された、前記第1導電体プラグと接触する第1配線とを含んでなり、前記第1配線は前記第1導電体プラグを介して前記ゲート電極に電気的に接続されることを特徴とする半導体装置。

IPC (6件)：

H01L 29/78 653 , H01L 29/78 652 , H01L 29/78 , H01L 21/336 , H01L 21/768 , H01L 29/41

FI (7件)：

H01L 29/78 653 A , H01L 29/78 652 K , H01L 29/78 652 M , H01L 29/78 652 S , H01L 29/78 658 F , H01L 29/44 Z , H01L 21/90 A

Fターム (33件)：

4M104AA01 , 4M104BB01 , 4M104BB18 , 4M104BB40 , 4M104CC01 , 4M104CC05 , 4M104DD08 , 4M104DD19 , 4M104DD43 , 4M104DD65 , 4M104FF14 , 4M104FF26 , 4M104GG09 , 4M104GG18 , 4M104HH20 , 5F033HH09 , 5F033JJ19 , 5F033KK04 , 5F033LL04 , 5F033MM07 , 5F033PP09 , 5F033PP15 , 5F033QQ08 , 5F033QQ09 , 5F033QQ13 , 5F033QQ31 , 5F033QQ37 , 5F033QQ59 , 5F033QQ65 , 5F033QQ79 , 5F033RR15 , 5F033SS12 , 5F033VV06

引用特許：

審査官引用 (7件)

MOS型半導体装置の製造方法
公報種別：公開公報出願番号：特願平8-326269 出願人：富士電機株式会社
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平6-117050 出願人：株式会社東芝
縦型MOSトランジスタおよびその製造方法
公報種別：公開公報出願番号：特願平4-303981 出願人：シャープ株式会社

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