特許

J-GLOBAL ID：200903065758818241

半導体装置の製造方法

発明者： 岡田 誠
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 速水 進治
公報種別：公開公報
出願番号（国際出願番号）：特願2003-009184
公開番号（公開出願番号）：特開2004-221444
出願日： 2003年01月17日
公開日（公表日）： 2004年08月05日
要約：

【課題】配線間の容量を低減させた半導体装置の製造工程を提供する。【解決手段】ビアホール104形成時に、第一のエアギャップ形成用溝106をも形成しておき、その上に第二の絶縁膜108を形成する。その後、マスク110を用いて第一のエアギャップ形成用溝106が形成された領域に対応する領域以外の第二の絶縁膜108を部分的に除去することにより配線溝(不図示)を形成する。その後、第一のエアギャップ形成用溝106が形成された領域の第二の絶縁膜108を除去して第二のエアギャップ形成用溝(不図示)を形成し、当該第二のエアギャップ形成用溝部分にエアギャップ(不図示)を形成する。【選択図】 図1

請求項（抜粋）：

半導体基板上に、第一の絶縁膜を形成する工程と、 前記第一の絶縁膜に、溝部を形成する工程と、 前記半導体基板上の全面に、前記溝部を埋め込むように第二の絶縁膜を形成する工程と、 前記第二の絶縁膜を選択的に除去し、前記溝部の直上を除く領域に複数の配線溝を形成する工程と、 前記配線溝を埋め込むように金属膜を形成する工程と、 前記配線溝外部に形成された前記金属膜を除去することにより複数の配線を形成する工程と、 前記溝部上の前記第二の絶縁膜を溝状に除去し、前記溝部を含むエアギャップ形成用溝を形成する工程と、 前記エアギャップ形成用溝内に空洞を形成するように、半導体基板上の全面に第三の絶縁膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。

IPC (1件)：

H01L21/768

FI (2件)：

H01L21/90 N ,  H01L21/90 C

Fターム (47件)：

5F033HH11 ,  5F033HH18 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK01 ,  5F033LL08 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ73 ,  5F033RR01 ,  5F033RR04 ,  5F033RR09 ,  5F033RR21 ,  5F033RR22 ,  5F033RR25 ,  5F033RR27 ,  5F033RR29 ,  5F033SS02 ,  5F033SS15 ,  5F033XX01 ,  5F033XX06 ,  5F033XX10 ,  5F033XX24 ,  5F033XX33

引用特許：

審査官引用 (4件)

• エアーギャップを備えたデュアルダマシンの形成方法
  公報種別：公開公報   出願番号：特願平11-345504   出願人：聯華電子股分有限公司
• 半導体集積回路装置及びその製造方法
  公報種別：公開公報   出願番号：特願平10-354304   出願人：富士通株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-043312   出願人：日本電気株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2002-170820   出願人：株式会社東芝