特許
J-GLOBAL ID：200903066037447567
半導体記憶装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願平11-257881
公開番号（公開出願番号）：特開2001-085635
出願日： 1999年09月10日
公開日（公表日）： 2001年03月30日
要約：
【要約】【課題】 HSG構造を有する容量素子の寿命の改善及び初期不良の低減を図ることにより信頼性を向上させる。【解決手段】 開示される半導体記憶装置の製造方法は、例えばP型シリコン基板1に予めメモリセル選択用トランジスタとしてのN型MOS型トランジスタ6を形成した後、容量素子21の製造工程において、下部電極となる第一の非晶質シリコン膜上にHSG16を形成し、次にこのHSG16に不純物を拡散させた後、HSG16表面層を除去する。
請求項（抜粋）：
半導体基板上にメモリセル選択用トランジスタを形成した後、該メモリセル選択用トランジスタの一動作領域に接続されるように容量素子を形成してメモリセルを構成する半導体記憶装置の製造方法であって、前記半導体基板上に前記メモリセル選択用トランジスタを形成した後、前記半導体基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜にコンタクトホールを形成した後、該コンタクトホールに前記メモリセル選択用トランジスタの一動作領域に接続されるように前記容量素子の下部電極を形成する下部電極形成工程と、前記下部電極上に前記容量素子の容量絶縁膜を形成する容量絶縁膜形成工程と、 前記半導体基板をファーネス炉内で、700〜780°Cで、30〜50分間酸化する酸化処理工程と、前記容量絶縁膜上に前記容量素子の上部電極を形成する上部電極形成工程とを含むことを特徴とする半導体記憶装置の製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
5F083AD21
, 5F083AD31
, 5F083AD62
, 5F083GA21
, 5F083GA30
, 5F083JA04
, 5F083JA19
, 5F083JA32
, 5F083JA33
, 5F083JA56
, 5F083MA06
, 5F083MA17
, 5F083PR05
, 5F083PR12
, 5F083PR16
, 5F083PR21
, 5F083PR33
, 5F083PR39
, 5F083PR40
出願人引用 (6件)
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審査官引用 (6件)
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