特許
J-GLOBAL ID：200903066215032058
半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-205079
公開番号（公開出願番号）：特開2002-026315
出願日： 2000年07月06日
公開日（公表日）： 2002年01月25日
要約：
【要約】【課題】 破壊耐量を向上することが可能な半導体装置を提供する。【解決手段】 埋め込み層12、分離拡散層23及びドレインコンタクト領域24からなるn型の拡散層で囲まれた高耐圧用の横形パワーMOSFETにおいて、ドレイン部の基板11表面から埋め込み層12に達する深さまで高濃度のn型ディープ拡散層19を形成することにより、ソース-ドレイン間の容量を大きくしている。
請求項（抜粋）：
第1導電型の半導体基板と、前記半導体基板に形成された第2導電型の埋め込み層と、前記埋め込み層上に形成された第2導電型のエピタキシャル層と、前記エピタキシャル層の表面に形成された第1導電型のウェル層と、前記ウェル層の表面に選択的に形成された第2導電型のドレイン領域と、前記ウェル層の表面に、前記ドレイン領域と離間して選択的に形成された第2導電型のソース領域と、前記ドレイン領域内に前記ドレイン領域の下面よりも深く形成され、前記埋め込み層に接する第2導電型のディープ拡散層と、前記ドレイン領域と前記ソース領域との間の前記半導体基板上に、この半導体基板と絶縁して形成されたゲート電極と、前記ディープ拡散層上に形成され、前記ドレイン領域に電気的に接続する第1のドレイン電極と、前記ソース領域に電気的に接続するソース電極と、前記ウェル層と離間して前記ウェル層を囲んで形成され、前記埋め込み層に接する第2導電型の分離拡散層と、前記分離拡散層上に形成され、前記第1のドレイン電極と電気的に接続する第2のドレイン電極とを具備することを特徴とする半導体装置。
IPC (2件)：
H01L 29/78
, H01L 29/78 652
H01L 29/78 652 G
, H01L 29/78 652 L
, H01L 29/78 301 W
, H01L 29/78 301 X
5F040DA20
, 5F040DA23
, 5F040DA24
, 5F040DB04
, 5F040DC01
, 5F040ED09
, 5F040EF01
, 5F040EF06
, 5F040EF07
, 5F040EF18
, 5F040EM01
, 5F040FC05
