特許

J-GLOBAL ID：200903066841043061

一回のプログラミングが可能なROMを具備する半導体装置及びその製造方法

発明者： 金 明 壽
出願人/特許権者： 三星電子株式会社
代理人 (6件)： 八田 幹雄 ,  野上 敦 ,  奈良 泰男 ,  齋藤 悦子 ,  宇谷 勝幸 ,  藤井 敏史
公報種別：公開公報
出願番号（国際出願番号）：特願2003-405966
公開番号（公開出願番号）：特開2004-193606
出願日： 2003年12月04日
公開日（公表日）： 2004年07月08日
要約：

【課題】OTPROMを具備する半導体装置及びその製造方法を提供する。【解決手段】浮遊ゲート電極130を具備し、メモリセル領域に配置されるMOSトランジスタと、順次に積層された下部電極184、上部金属間絶縁膜200、及び上部電極214を具備するOTPROMキャパシタを含む。OTPROMキャパシタはMOSトランジスタの上部に配置され、浮遊ゲート電極及び下部電極は浮遊ゲートプラグ174により連結され、この連結された導電性構造体は電気的に隔離される。上部金属間絶縁膜200はシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜よりなる群から選択された少なくとも一つの物質で形成し、半導体基板の全面に配置されることができる。周辺回路領域にはOTPROMキャパシタと共に形成されるキャパシタが配置される。【選択図】図5

請求項（抜粋）：

メモリセル領域及び周辺回路領域を含む半導体基板に形成されるOTP ROMを具備する半導体装置において、 浮遊ゲート電極を具備し、前記メモリセル領域に配置されるMOSトランジスタと、 順次に積層された下部電極、上部金属間絶縁膜、及び上部電極を具備し、前記MOSトランジスタの上部に配置されるOTP ROMキャパシタと、 前記浮遊ゲート電極及び前記下部電極を連結する浮遊ゲートプラグと、を含み、 前記浮遊ゲート電極、前記浮遊ゲートプラグ、及び前記下部電極からなる導電性構造体が電気的に隔離されることを特徴とするOTP ROMを具備する半導体装置。

IPC (2件)：

H01L27/10 ,  H01L21/3205

FI (3件)：

H01L27/10 431 ,  H01L27/10 481 ,  H01L21/88 S

Fターム (35件)：

5F033JJ04 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK01 ,  5F033KK04 ,  5F033KK19 ,  5F033KK25 ,  5F033KK28 ,  5F033KK34 ,  5F033QQ31 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033VV06 ,  5F033VV10 ,  5F033VV16 ,  5F083CR20 ,  5F083GA27 ,  5F083JA04 ,  5F083JA05 ,  5F083JA19 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA18 ,  5F083PR47 ,  5F083PR48 ,  5F083PR52

引用特許：

審査官引用 (4件)

• 低コスト混合メモリ集積回路の新規な構造、新規なNVRAM構造ならびに混合メモリおよびNVRAMの構造を形成する方法
  公報種別：公開公報   出願番号：特願平10-099200   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-217932   出願人：富士通株式会社
• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願2000-333732   出願人：株式会社東芝
• 不揮発性半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平10-328560   出願人：株式会社デンソー