特許
J-GLOBAL ID：200903067050637398

半導体装置およびその製造方法

発明者：
稗田 克彦

稗田 克彦 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-185302
公開番号（公開出願番号）：特開平11-243195
出願日： 1998年06月30日
公開日（公表日）： 1999年09月07日
要約：
【要約】【課題】 素子の微細化を可能とするとともに、ゲート電極の抵抗を下げ、ゲート電極による段差を緩和した半導体装置およびその製造方法を提供すること。【解決手段】 半導体基板と、この半導体基板に形成された溝の底面および側面に形成されたゲート絶縁膜と、前記底面および側面にゲート絶縁膜が形成された溝内に下部が埋め込まれ、上部が前記半導体基板の表面から突出するゲート電極と、前記ゲート電極を挟むように、前記半導体基板の表面領域に形成されたソース領域およびドレイン領域とを具備し、前記半導体基板の表面から突出するゲート電極の上部の厚さは、前記溝に埋め込まれた前記ゲート電極の下部の厚さの2倍以上であることを特徴とする。
請求項（抜粋）：
半導体基板と、この半導体基板に形成された溝の底面および側面に形成されたゲート絶縁膜と、前記底面および側面にゲート絶縁膜が形成された溝内に下部が埋め込まれ、上部が前記半導体基板の表面から突出するゲート電極と、前記ゲート電極を挟むように、前記半導体基板の表面領域に形成されたソース領域およびドレイン領域とを具備し、前記半導体基板の表面から突出するゲート電極の上部の厚さは、前記溝に埋め込まれた前記ゲート電極の下部の厚さの2倍以上であることを特徴とする半導体装置。
引用特許：
審査官引用 (4件)
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