特許
J-GLOBAL ID：200903067704706459

半導体集積回路装置の製造方法

発明者：
野中 裕介

野中 裕介 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-209541
公開番号（公開出願番号）：特開2003-023100
出願日： 2001年07月10日
公開日（公表日）： 2003年01月24日
要約：
【要約】【課題】 駆動電圧が互いに異なる複数種類のMISFETに対してそれぞれ最適な厚さのゲート絶縁膜を形成することのできる技術を提供する。【解決手段】 実効膜厚が2〜3nm程度の高誘電率材料8によって駆動電圧が相対的に低いMISFETのゲート絶縁膜10aを構成し、実効膜厚が6〜7nm程度の低誘電率材料、たとえばシリコン酸化膜6によって駆動電圧が相対的に高いMISFETのゲート絶縁膜10bを構成し、さらにシリコン酸化膜6および高誘電率材料8の各々の厚さを独立して設定する。
請求項（抜粋）：
半導体基板の第1の領域に相対的に薄い実効膜厚を有する第1絶縁膜を形成し、第2の領域に相対的に厚い実効膜厚を有する第2絶縁膜を形成する半導体集積回路装置の製造方法であって、(a)前記第1および第2の領域の前記半導体基板上に前記第2絶縁膜を形成する工程と、(b)前記第2の領域を覆ったレジストパターンをマスクとして前記第1の領域の前記第2絶縁膜を除去する工程と、(c)前記第1および第2の領域の前記半導体基板上に前記第1絶縁膜を形成する工程と、(d)前記第1の領域を覆ったレジストパターンをマスクとして前記第2の領域の前記第1絶縁膜を除去する工程とを有し、前記第1絶縁膜は比誘電率が相対的に高い材料であり、前記第2絶縁膜は比誘電率が相対的に低い材料であることを特徴とする半導体集積回路装置の製造方法。
IPC (4件)：
H01L 21/8234 ,  H01L 21/8238 ,  H01L 27/088 ,  H01L 27/092
FI (2件)：
H01L 27/08 102 C ,  H01L 27/08 321 D
Fターム (14件)：
5F048AA08 ,  5F048AB03 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB11 ,  5F048BB16 ,  5F048BB17 ,  5F048BE03 ,  5F048BE04 ,  5F048BF07 ,  5F048BG14 ,  5F048DA23
引用特許：
審査官引用 (5件)
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