特許
J-GLOBAL ID：200903067892080685

半導体記憶装置

発明者：
浅尾 吉昭

浅尾 吉昭 について

, 
梶山 健

梶山 健 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-317520
公開番号（公開出願番号）：特開2008-130995
出願日： 2006年11月24日
公開日（公表日）： 2008年06月05日
要約：
【課題】より微細化が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板21の上方に設けられ、かつ第1の方向に延在する第1乃至第3の配線と、半導体基板21に設けられ、かつ第1の方向に対して斜め方向に延在する複数の活性領域AAと、活性領域AAに設けられ、かつ第2の配線に電気的に接続されたソース領域25を共有する第1および第2の選択トランジスタ12と、一端が第1の選択トランジスタ12のドレイン領域26に電気的に接続され、他端が第1の配線に電気的に接続された第1の記憶素子11と、一端が第2の選択トランジスタ12のドレイン領域26に電気的に接続され、他端が第3の配線に電気的に接続された第2の記憶素子11とを含む。【選択図】 図1
請求項（抜粋）：
半導体基板と、 前記半導体基板の上方に設けられ、かつ第1の方向に延在する第1乃至第3の配線と、 前記半導体基板に設けられ、かつ前記第1の方向に対して斜め方向に延在する複数の活性領域と、 前記活性領域に設けられ、かつ前記第2の配線に電気的に接続されたソース領域を共有する第1および第2の選択トランジスタと、 一端が前記第1の選択トランジスタのドレイン領域に電気的に接続され、他端が前記第1の配線に電気的に接続された第1の記憶素子と、 一端が前記第2の選択トランジスタのドレイン領域に電気的に接続され、他端が前記第3の配線に電気的に接続された第2の記憶素子と を具備することを特徴とする半導体記憶装置。
IPC (5件)：
H01L 21/824 ,  H01L 27/105 ,  G11C 11/15 ,  H01L 43/08 ,  H01L 45/00
FI (5件)：
H01L27/10 447 ,  G11C11/15 110 ,  H01L27/10 448 ,  H01L43/08 Z ,  H01L45/00 A
Fターム (40件)：
4M119AA11 ,  4M119BB01 ,  4M119CC05 ,  4M119DD24 ,  4M119DD25 ,  4M119DD26 ,  4M119DD33 ,  4M119DD35 ,  4M119DD45 ,  4M119DD55 ,  4M119EE22 ,  4M119EE23 ,  4M119EE27 ,  4M119GG02 ,  4M119GG07 ,  5F083FZ10 ,  5F083GA09 ,  5F083JA60 ,  5F083KA01 ,  5F083KA05 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F092AB08 ,  5F092AC08 ,  5F092AC12 ,  5F092AD03 ,  5F092AD25 ,  5F092BB17 ,  5F092BB18 ,  5F092BB22 ,  5F092BB31 ,  5F092BB35 ,  5F092BB36 ,  5F092BB42 ,  5F092BB55 ,  5F092BC04 ,  5F092BC42 ,  5F092EA01 ,  5F092EA06
引用特許：
出願人引用 (1件) 審査官引用 (3件)
  • 記憶装置
    公報種別：公開公報   出願番号：特願2003-081724   出願人：株式会社日立製作所
  • 磁気メモリ素子
    公報種別：公開公報   出願番号：特願2007-090533   出願人：株式会社日立製作所
  • 相変化記憶素子及びその製造方法
    公報種別：公開公報   出願番号：特願2006-144779   出願人：株式会社ハイニックスセミコンダクター

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