特許

J-GLOBAL ID：200903068070012056

薄膜トランジスタ及びその製法

発明者： 平尾 孝 ,  古田 守 ,  古田 寛 ,  松田 時宜 ,  平松 孝浩
出願人/特許権者： 財団法人高知県産業振興センター ,  カシオ計算機株式会社
代理人 (1件)： 清原 義博
公報種別：公開公報
出願番号（国際出願番号）：特願2006-038426
公開番号（公開出願番号）：特開2007-220817
出願日： 2006年02月15日
公開日（公表日）： 2007年08月30日
要約：

【課題】 従来とは異なる低抵抗化の処理の方法を確立する。加えて、当該低抵抗化の方法を他の低抵抗化の方法と併用することで、十分に低抵抗化されたソース・ドレイン領域を形成する。それにより、ゲート電極とソース・ドレイン領域間の寄生容量を減少させ高速動作の薄膜トランジスタを提供する。また、ソース・ドレイン領域からチャネルまでの寄生抵抗を減少させ、電流律速の発生を抑制する。【解決手段】 絶縁基板上にチャネルとして形成される酸化亜鉛(ZnO)を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されるゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極と、酸化物半導体薄膜層の該ゲート絶縁膜に被覆されていない範囲を少なくとも被覆する層間絶縁膜とを有し、該ゲート絶縁膜と該ゲート電極が自己整合的に同一形状に形成され、該層間絶縁膜中に水素を含有することを特徴とする薄膜トランジスタを提供する。【選択図】 図1

請求項（抜粋）：

絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されるゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極と、酸化物半導体薄膜層の該ゲート絶縁膜に被覆されていない範囲を少なくとも被覆する層間絶縁膜とを有し、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状に形成され、前記層間絶縁膜中に水素を含有することを特徴とする薄膜トランジスタ。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (3件)：

H01L29/78 618B ,  H01L29/78 619A ,  H01L29/78 627E

Fターム (21件)：

5F110AA02 ,  5F110AA03 ,  5F110BB01 ,  5F110CC05 ,  5F110DD02 ,  5F110EE04 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF30 ,  5F110GG04 ,  5F110GG25 ,  5F110GG43 ,  5F110HK07 ,  5F110HK08 ,  5F110NN02 ,  5F110NN28 ,  5F110NN72 ,  5F110QQ01 ,  5F110QQ11 ,  5F110QQ23

引用特許：

出願人引用 (1件)

• 薄膜トランジスタおよびその製造方法
  公報種別：公開公報   出願番号：特願平6-185001   出願人：株式会社東芝

審査官引用 (1件)

• 薄膜トランジスタおよびマトリクス表示装置
  公報種別：公開公報   出願番号：特願2001-274333   出願人：川崎雅司, 大野英男, シャープ株式会社