特許
J-GLOBAL ID：200903068772505735

半導体読出専用メモリ及びその読出方法

発明者：
張 ▼チェオル▲雄

張 ▼チェオル▲雄 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-353104
公開番号（公開出願番号）：特開平10-209304
出願日： 1997年12月22日
公開日（公表日）： 1998年08月07日
要約：
【要約】【課題】 低電源電圧で動作する高速NOR型ROMを提供する。【解決手段】 階層的なビットライン構造を持つROMはグラウンドラインGL1〜GLjを通じてサブビットラインに選択的にバイアス電圧を供給するバイアス電圧発生回路B1〜Bjを具備する。オフ・セルが選択され、選択されたセルに隣接したセル全てがオン・セルとしてプログラムされている場合、ワードラインが活性化される時、メインビットラインのプリチャージレベルが一定に維持されずに低下する問題を解決するため、プリチャージの時間の間、バイアス電圧発生回路を利用して選択されたセルに最も隣接したサブビットラインにバイアス電圧を印加する。これで、ビットラインプリチャージ時間が早くなり、漏洩電流がないので、低いVcc及び高速動作ができるようになる。
請求項（抜粋）：
階層的なビットライン構造を持つ半導体読出専用メモリ装置において、複数の第1ビットラインと、複数のグループのメモリセルと、複数の第2ビットラインと、前記第2ビットラインに各々対応する複数のグラウンドラインとを含み、前記各グループ内のメモリセルは前記第1ビットライン中の2つの隣接したビットラインに並列に電気的に連結され、前記第1ビットライン対第2ビットラインの比は2対1であり、各々が前記第1ビットライン中の対応する奇数番ラインの一段と対応する第2ビットラインの一段との間に連結される複数の第1のスイッチと、各々が前記第1ビットライン中の対応する偶数番ラインの一段と対応するグラウンドラインの一段との間に連結される複数の第2のスイッチと、前記第2ビットライン中の少なくとも1つの選択されたラインを通じたデーターセンシングのためのプリチャージが遂行される時、少なくとも1つの選択された第1ビットライン両側上の少なくとも1つの隣接した非選択された第1ビットラインを所定の電圧レベルまで充電する手段とを含むことを特徴とする半導体読出専用メモリ装置。
IPC (3件)：
H01L 21/8246 ,  H01L 27/112 ,  G11C 16/06
FI (2件)：
H01L 27/10 433 ,  G11C 17/00 634 B
引用特許：
審査官引用 (6件)
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