特許
J-GLOBAL ID：200903069130703246

半導体素子の製造方法

発明者：
宇佐見 隆志

宇佐見 隆志 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平5-170273
公開番号（公開出願番号）：特開平7-029905
出願日： 1993年07月09日
公開日（公表日）： 1995年01月31日
要約：
【要約】【目的】 本発明は、半導体素子の製造における層間絶縁膜の平坦化の方法に関するもので、特に層間絶縁膜としてO3 TEOS-SiO2 膜を第1層配線パターンの上に形成する場合の段差をより低減して平坦化を図ることを目的とする。【構成】 本発明は、前記O3 TEOS-SiO2 膜24を形成する前に、その下地として前記膜24の成長を遅らせる作用のあるSiOx Fy 膜23を第1層配線22上に形成するようにしたものである。
請求項（抜粋）：
半導体基板上に絶縁膜を形成する際、該絶縁膜形成の前に、その下地として、所定部分にその他の部分より前記絶縁膜の成長を遅らせる作用をする材料の膜を形成することを特徴とする半導体素子の製造方法。
IPC (4件)：
H01L 21/3205 ,  H01L 21/205 ,  H01L 21/31 ,  H01L 21/768
FI (3件)：
H01L 21/88 K ,  H01L 21/31 C ,  H01L 21/90 K
引用特許：
審査官引用 (7件)
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