特許
J-GLOBAL ID：200903069381143479

半導体装置及び製造方法

発明者：
佐藤 裕

佐藤 裕 について


出願人/特許権者：
富士通カンタムデバイス株式会社

富士通カンタムデバイス株式会社 について


代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2001-230896
公開番号（公開出願番号）：特開2003-045965
出願日： 2001年07月31日
公開日（公表日）： 2003年02月14日
要約：
【要約】【課題】 化合物半導体基板に形成された接続孔近傍で当該基板に生じがちな基板破壊及び断線等を防止し、製造歩留まりに優れた極めて信頼性の高い半導体装置を実現する。【解決手段】 GaAs等からなる化合物半導体基板1の表面にメッキ法により形成されたAu膜をパターニングしてなるAu電極2が形成され、半導体基板1の裏面からAu電極2の表面の一部を露出させるように形成されたビアホール3内を含む裏面領域に配線4が形成されている。この配線4は、メッキ法により形成されるAu配線であって、低硬度の第1の配線層11及び高硬度の第2の配線層12の2層構造に形成されてなるものである。
請求項（抜粋）：
接続孔が形成された化合物半導体基板と、前記接続孔内で積層構造として形成されてなる配線と、前記化合物半導体基板上に形成され、前記配線と電気的に接続されてなる電極とを備え、前記配線の前記積層構造は、第1の配線層と、前記第1の配線層よりも硬度の高い第2の配線層とを含むことを特徴とする半導体装置。
IPC (5件)：
H01L 21/768 ,  H01L 21/28 301 ,  H01L 21/3205 ,  H01L 21/338 ,  H01L 29/812
FI (4件)：
H01L 21/28 301 H ,  H01L 21/90 A ,  H01L 29/80 U ,  H01L 21/88 J
Fターム (59件)：
4M104AA05 ,  4M104BB02 ,  4M104BB05 ,  4M104BB09 ,  4M104BB10 ,  4M104CC05 ,  4M104DD08 ,  4M104DD15 ,  4M104DD37 ,  4M104DD52 ,  4M104DD64 ,  4M104DD65 ,  4M104DD66 ,  4M104EE03 ,  4M104EE16 ,  4M104GG12 ,  4M104HH20 ,  5F033GG02 ,  5F033HH07 ,  5F033HH08 ,  5F033HH11 ,  5F033HH13 ,  5F033HH18 ,  5F033JJ01 ,  5F033JJ07 ,  5F033JJ11 ,  5F033JJ13 ,  5F033KK07 ,  5F033KK11 ,  5F033KK13 ,  5F033KK18 ,  5F033MM05 ,  5F033MM08 ,  5F033MM30 ,  5F033NN06 ,  5F033PP15 ,  5F033PP19 ,  5F033PP27 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ22 ,  5F033QQ34 ,  5F033QQ37 ,  5F033QQ47 ,  5F033RR04 ,  5F033VV06 ,  5F033WW02 ,  5F033XX19 ,  5F102FA00 ,  5F102GB02 ,  5F102GD01 ,  5F102GJ05 ,  5F102GS04 ,  5F102HC11 ,  5F102HC16 ,  5F102HC30
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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