特許
J-GLOBAL ID：200903070404325659

半導体記憶装置及びその製造方法

発明者：
幸山 裕亮

幸山 裕亮 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-375479
公開番号（公開出願番号）：特開2001-189438
出願日： 1999年12月28日
公開日（公表日）： 2001年07月10日
要約：
【要約】【課題】 製造工程を少なくすることで歩留まりを向上させ、コストを抑えることが出来る、または高性能、高信頼性の半導体記憶装置及びその製造方法を提供することを目的としている。【解決手段】 プレート電極28の形成後に層間絶縁膜29を形成し、周辺回路領域56に形成されたSiO2膜34上のプレート電極28をストッパーにCMPを行い、平坦化している。これにより周辺回路領域56にはプレート電極28が露出され、メモリセルアレイ領域54の周辺部55には層間絶縁膜29が現れており、この層間絶縁膜29が実質的にエッチングマスクとして機能する。そのため、リソグラフィ技術によるパターニング処理を必要とせずにエッチングマスクの形成、エッチングを行うことが出来ることを特徴としている。
請求項（抜粋）：
メモリセルのセルトランジスタが形成された半導体基体と、前記半導体基体上に形成され、メモリセルアレイ領域上に開口を有する絶縁膜と、前記開口部内の半導体基体上に設けられ、前記セルトランジスタと電気的に接続される複数のシリンダ型のセルキャパシタ下部電極と、前記セルキャパシタ下部電極を被覆するセルキャパシタ絶縁膜と、前記セルキャパシタ絶縁膜上、前記開口部内のメモリセルアレイ領域の周辺部上に位置する半導体基体上、及び前記絶縁膜における開口部の側壁に延設されたセルキャパシタ上部電極と、前記セルキャパシタ上部電極及び前記絶縁膜上に形成された層間絶縁膜と、前記絶縁膜の開口部上の前記層間絶縁膜中に設けられ、前記セルキャパシタ上部電極における前記メモリセルアレイ領域の周辺部上にコンタクトされるコンタクトプラグとを具備することを特徴とする半導体記憶装置。
IPC (3件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768
FI (2件)：
H01L 27/10 621 C ,  H01L 21/90 A
Fターム (39件)：
5F033HH07 ,  5F033JJ07 ,  5F033KK33 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ16 ,  5F033QQ22 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR15 ,  5F033SS04 ,  5F033SS11 ,  5F033SS15 ,  5F033VV04 ,  5F033VV16 ,  5F033XX01 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083AD54 ,  5F083AD62 ,  5F083GA28 ,  5F083JA06 ,  5F083JA38 ,  5F083JA40 ,  5F083JA56 ,  5F083KA19 ,  5F083LA19 ,  5F083LA21 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR05 ,  5F083PR06 ,  5F083PR07 ,  5F083PR23 ,  5F083PR29 ,  5F083PR40 ,  5F083ZA02
引用特許：
出願人引用 (4件)
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審査官引用 (3件)

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