特許
J-GLOBAL ID：200903070510520649

静電容量及びスイッチング損失が低減したショットキーダイオード構造及びその製造方法

発明者：
シェノイ プラヴィーヌ エム.

シェノイ プラヴィーヌ エム. について


出願人/特許権者：
フェアチャイルド・セミコンダクター・コーポレーション

フェアチャイルド・セミコンダクター・コーポレーション について


代理人 (2件)： 藤村 元彦 ,  永岡 重幸
公報種別：公表公報
出願番号（国際出願番号）：特願2007-521631
公開番号（公開出願番号）：特表2008-507139
出願日： 2005年07月14日
公開日（公表日）： 2008年03月06日
要約：
基板及び2以上のエピタキシャル層を含んだSiCショットキーバリアダイオード(SBD)が提供され、該エピタキシャル層は少なくとも薄い低濃度にドーピングされたN型頂部エピタキシャル層、及び最高位のエピタキシャル層が配置されるN型エピタキシャル層を有している。多数のエピタキシャル層がダイオードの阻止電圧を支え、該多数のエピタキシャル層の各々が阻止電圧の大部分を支える。少なくとも頂部の2つのエピタキシャル層の厚さ及びドーパント濃度を最適化することによって、結果的に順方向電圧及びオン抵抗への影響を低く維持しつつ静電容量及びスイッチング損失が低減する。代替案として、SBDは連続的に濃淡がつけられたN型ドーピング領域を有し、かかるドーピングは領域の頂部における低ドーパント濃度から底部における高ドーパント濃度に向けて変化している。
請求項（抜粋）：
半導体デバイスであって、 高濃度にドーピングされたN型炭化ケイ素(SiC)基板と、 前記基板上に設けられた第1ドーパント濃度を有するN型SiC第1エピタキシャル層と、 前記第1エピタキシャル層上に設けられた低濃度にドーピングされた第2ドーパント濃度を有するN型SiC第2エピタキシャル層と、を有し、 前記第2ドーパント濃度は前記第1ドーパント濃度よりも低く、 前記第1エピタキシャル層及び前記第2エピタキシャル層は各々半導体デバイスの阻止電圧の大部分を支えていることを特徴とする半導体デバイス。
IPC (2件)：
H01L 29/47 ,  H01L 29/872
FI (2件)：
H01L29/48 F ,  H01L29/48 D
Fターム (9件)：
4M104AA03 ,  4M104CC03 ,  4M104DD91 ,  4M104GG02 ,  4M104GG03 ,  4M104GG09 ,  4M104GG11 ,  4M104GG18 ,  4M104HH20
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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