特許
J-GLOBAL ID：200903070513883696

ラッチのソフトエラー率の改善

発明者：
ジョン・ティー・ピーターソン

ジョン・ティー・ピーターソン について


出願人/特許権者：
ヒューレット-パッカード デベロップメント カンパニー エル.ピー.

ヒューレット-パッカード デベロップメント カンパニー エル.ピー. について


代理人 (3件)： 古谷 聡 ,  溝部 孝彦 ,  西山 清春
公報種別：公開公報
出願番号（国際出願番号）：特願2005-300371
公開番号（公開出願番号）：特開2006-129477
出願日： 2005年10月14日
公開日（公表日）： 2006年05月18日
要約：
【課題】ラッチにおけるSERを低減する。【解決手段】好適一実施形態において、本発明は、ラッチにおけるソフトエラーイベントを低減するための回路と方法とを提供する。第1のインバータの入力は、第2のインバータの出力に接続される。第2のインバータの入力は、前記第1のインバータの出力に接続される。前記第1のインバータの入力が、ソフトエラーイベントによって障害を受ける時には、ある信号が、前記第1のインバータをトライステートにする。【選択図】図4
請求項（抜粋）：
ソフトエラーを低減するためのトライステート可能なラッチであって、 a)入力と出力とを有する第1のインバータと、 b)入力と出力とを有する第2のインバータ とを備え、 c)前記第1のインバータの前記入力は、前記第2のインバータの前記出力に接続され、 d)前記第2のインバータの前記入力は、前記第1のインバータの前記出力に接続され、 e)前記第2のインバータへの前記入力が、ソフトエラーイベントによって障害を受ける時には、前記第2のインバータは、ある信号によってトライステートにされることからなる、トライステート可能なラッチ。
IPC (1件)：
H03K 3/356
FI (1件)：
H03K3/356 D
Fターム (3件)：
5J034AB06 ,  5J034CB01 ,  5J034DB08
引用特許：
出願人引用 (7件)
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審査官引用 (9件)
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