特許
J-GLOBAL ID：200903070534468621
強誘電体メモリの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
谷 義一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-307687
公開番号（公開出願番号）：特開2000-138352
出願日： 1999年10月28日
公開日（公表日）： 2000年05月16日
要約：
【要約】 (修正有)【課題】 キャパシタ特性の劣化を防止することのできる強誘電体メモリの製造方法を提供する。【解決手段】 FeRAMの強誘電体キャパシタとトランジスタとの接続のための配線形成時に、キャパシタの上部電極18は、障壁金属20によってトランジスタの接合層にポリシリコン21を通じてコンタクトがなされる。これにより、キャパシタの上部電極18とオーミックコンタクトを可能とし、シリコンの拡散にともなうキャパシタの特性の劣化を防止できる。また、トランジスタの接合層コンタクトで接合層にドーピングされたドーパントをポリシリコン膜21にドーピングさせて使用する場合、後続の工程時にポリシリコン膜内にドーピングされたドーパントが接合層12に広がってコンタクトホール形成時の過度蝕刻にともなう接合層の深さの減少、コンタクトホールの形成時の誤整列等による接合漏洩電流問題を補償できる。
請求項（抜粋）：
トランジスタと強誘電体キャパシタとが形成された全体構造の上部に層間絶縁膜を形成するステップと、前記層間絶縁膜を貫通して前記強誘電体キャパシタの上部電極を露出させて第1開口部を形成するステップと、前記第1開口部が形成された全体構造の上部に障壁金属膜を形成するステップと、前記障壁金属膜と前記層間絶縁膜とを選択蝕刻して、前記トランジスタの接合層を露出させる第2開口部を形成するステップと、前記第2開口部が形成された全体構造の上部にポリシリコン膜を形成し、該ポリシリコン膜に不純物イオンをドーピングするステップと、前記ポリシリコン膜と前記障壁金属膜とを選択蝕刻して、前記トランジスタと前記強誘電体キャパシタとの接続のための配線をパターニングするステップとを含んでなることを特徴とする強誘電体メモリの製造方法。
IPC (3件)：
H01L 27/10 451
, H01L 27/108
, H01L 21/8242
H01L 27/10 451
, H01L 27/10 651
