特許

J-GLOBAL ID：200903070622234657

半導体装置及びその製造方法

発明者： 国分 弘一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-193323
公開番号（公開出願番号）：特開2003-007856
出願日： 2001年06月26日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】SOI基板にトレンチキャパシタを形成する際に、Pウェル領域がフローティング状態になるのを防止でき、セルトランジスタの安定な動作が得られる半導体装置及びその製造方法を提供することを目的としている。【解決手段】埋め込み酸化膜21-3を溝22内からサイドエッチングし、ポリシリコンを埋め込むかまたはエピタキシャル成長で導電層を形成することにより、基板21-1とPウェル領域21-2を電気的に接続することを特徴としている。SOI基板21にトレンチキャパシタ23を形成する際に、素子が形成されるPウェル領域21-2がフローティング状態になるのを防止して、セルトランジスタ26の動作を安定化できる。

請求項（抜粋）：

第1の半導体領域と、前記第1の半導体領域上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成される第2の半導体領域とを備えたSOI基板と、前記SOI基板における前記第2の半導体領域の表面から、前記埋め込み絶縁膜を貫通して前記第1の半導体領域に達する深さの溝と、前記溝内に形成されるトレンチキャパシタと、前記溝の側壁部と前記埋め込み絶縁膜との間の領域に形成され、前記第1の半導体領域と前記第2の半導体領域とを電気的に接続する導電層とを具備することを特徴とする半導体装置。

IPC (4件)：

H01L 21/8242 ,  H01L 27/10 461 ,  H01L 27/108 ,  H01L 29/786

FI (6件)：

H01L 27/10 461 ,  H01L 27/10 625 A ,  H01L 27/10 671 C ,  H01L 27/10 681 F ,  H01L 29/78 613 B ,  H01L 29/78 626 B

Fターム (46件)：

5F083AD02 ,  5F083AD17 ,  5F083GA11 ,  5F083HA02 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA53 ,  5F083JA56 ,  5F083MA01 ,  5F083MA15 ,  5F083NA01 ,  5F083PR05 ,  5F083PR06 ,  5F083PR07 ,  5F083PR10 ,  5F083PR25 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA12 ,  5F110AA15 ,  5F110BB03 ,  5F110BB06 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110GG02 ,  5F110GG12 ,  5F110GG60 ,  5F110HK05 ,  5F110HL04 ,  5F110NN02 ,  5F110NN03 ,  5F110NN22 ,  5F110NN24 ,  5F110NN62 ,  5F110NN72 ,  5F110QQ17

引用特許：

審査官引用 (3件)

• 2次元トレンチキャパシタを備えたダイナミックランダムアクセスメモリの製造方法
  公報種別：公開公報   出願番号：特願平10-150206   出願人：世界先進積體電路股ふん有限公司
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-301899   出願人：三菱電機株式会社
• 半導体記憶装置とその製造方法
  公報種別：公開公報   出願番号：特願平5-306631   出願人：株式会社東芝